參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 91/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 1. Overview
1-45
Differences between the MPC7400 and the MPC750
Cache
Allocate on
reload
Both designs have the same L1 cache size, but differ in their block allocation policy. The MPC750 has an
allocate-on-miss policy, while the MPC7400 has an allocate-on-reload policy, which allows better cache
allocation and replacement and more efTcient use of data bus bandwidth.
If access A misses in the cache, the MPC750 immediately identiTes the victim block (call it X) if there is
one and allocates its space for the new data (call it Y) to be loaded. If a subsequent access (access B)
needs this victim block, even if access B occurs before Y has been loaded, then it will miss because as
soon as X is allocated it is no longer valid. After Y has loaded (and, if X is modiTed, after X has been cast
out), X must be reloaded, and B must wait until its data is valid again.
The MPC7400, on the other hand, delays allocation/victimization until the block reload occurs. In the
example above, while Y is being loaded, B can hit block X, and a different block is victimized. This allows
more efTcient use of the cache and can reduce thrashing.
On the MPC7400, allocation occurs in parallel with reload which uses the cache more efTciently.
MPC750
MPC7400
1-cycle load arbitration
1-cycle load arbitration
1-cycle allocate
4-beat reload
4-cycle victimization (if castout needed)
4-beat reload (64 bits/beat)
Total = 6 or 10 cycles
Total = 5 cycles
Outstanding
misses
The MPC750 allows one outstanding data side miss and one outstanding instruction side miss
(accessing the L2 or the bus) at any time. The MPC7400 allows one instruction side miss and up to eight
data side misses (maximum of 8). Note that the L2 can queue up to four hits but with a fast L2 (1:1 mode)
it is impossible to Tll this queue with data cache misses. The L2 miss queue can queue four transactions
waiting to access the processor address bus.
Miss under
miss
While processing a miss, the MPC750s data cache allows subsequent loads and stores to hit in the data
cache (hit under miss), but it blocks on the next miss until the Trst miss Tnishes reloading. The MPC7400
allows subsequent accesses that miss in the data cache to propagate to the L2 and beyond (miss under
miss).
Table 1-7. Differences between the MPC7400 and the MPC750 (Continued)
Feature
Difference
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