參數資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 53/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 1. Overview
1-7
MPC7400 Microprocessor Features
￥
Completion unit
The completion unit retires an instruction from the eight-entry reorder buffer
(completion queue) when all instructions ahead of it have been completed, the
instruction has Tnished execution, and no exceptions are pending.
Guarantees sequential programming model (precise exception model)
Monitors all dispatched instructions and retires them in order
Tracks unresolved branches and ushes instructions from the mispredicted
branch
Retires as many as two instructions per clock
Separate on-chip L1 instruction and data caches (Harvard architecture)
32-Kbyte, eight-way set-associative instruction and data caches
Pseudo least-recently-used (PLRU) replacement algorithm
32-byte (eight-word) L1 cache block
Physically indexed/physical tags. (Note that the PowerPC architecture refers to
physical address space as real address space.)
Cache write-back or write-through operation programmable on a per-page or
per-block basis
Instruction cache can provide four instructions per clock; data cache can provide
four words per clock
Caches can be disabled in software
Caches can be locked in software
Data cache coherency (MEI, MESI, and MERSI) maintained in hardware
Separate copy of data cache tags for efTcient snooping
No snooping of instruction cache except for
icbi
instruction
Data cache supports AltiVec LRU and transient instructions, as described in
Section 1.5.2, òAltiVec Instruction Set.ó
The critical double word is made available to the requesting unit when it is burst
into the reload data queue. The caches are nonblocking, so they can be accessed
during this operation.
Level 2 (L2) cache interface
L2 is fully pipelined to provide 64 bits per L2 clock cycle to the L1 caches
On-chip two-way set-associative L2 cache controller and tags
External data SRAMs
Support for 512-Kbyte, 1-Mbyte, and 2-Mbyte L2 caches
Copyback or write-through data cache (on a page basis, or for all L2)
32-byte (512 K), 64-byte (1 M), or 128-byte (2 M) sectored line size
￥
￥
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PDF描述
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MPC801 32-Bit Microprocessor(32位微處理器)
MPC821 32-Bit Microprocessor(32位微處理器)
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參數描述
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MPC74-103J 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
MPC74-103K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
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