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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 510/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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10-4
MPC7400 RISC Microprocessor Users Manual
Programmable Power Modes
10.2.3.2 Returning to Full-Power Mode from Doze Mode
The MPC7400 returns to full-power mode when INT, SMI, or MCP are asserted, when a
decrementer or performance monitor or thermal management interrupt occurs, or when a
hard or soft reset occurs. Transition to full-power state takes only a few processor cycles.
10.2.4 Nap Mode
The nap mode disables the MPC7400 but maintains clocking for the PLL and DLL outputs,
the L2 clock pins (L2CLK_OUT[ADB] and L2SYNC_OUT), the time base/decrementer,
thermal unit, and performance monitor. The time base can be used to restore the MPC7400
to full-power state after a programmed period.
As Figure 10-1 shows, the MPC7400 supports switching between nap and doze modes,
allowing snooping to happen even if the MPC7400 spends most of its time in nap mode.
This is described further in Section 10.2.4.2, òNap Mode Bus Snooping Sequence.ó
To maintain data coherency, bus snooping is disabled for nap and sleep modes through a
hardware handshake sequence using the quiesce request (QREQ) and quiesce acknowledge
(QACK) signals. The MPC7400 asserts QREQ to indicate it is ready to disable bus
snooping and enter nap or sleep mode. When the system ensures that snooping is no longer
necessary, it asserts QACK and the MPC7400 enters nap mode. If the system determines
that a bus snoop cycle is required while in nap or sleep mode, QACK is deasserted to the
MPC7400 for at least 4 bus clock cycles and the MPC7400 can then respond to a snoop
cycle. Asserting QACK after the snoop cycle again disables snooping; the MPC7400
returns to nap or sleep mode after the snoop completes. Power dissipation while in nap
mode with QACK deasserted is the same as the power dissipation while in doze mode.
In nap mode, the DLL remains locked to enable a quick recovery to full-power mode
without waiting for the DLL to relock. Additionally, the MPC7400s L2 cache interface
provides the L2ZZ signal to drive external SRAM into a low-power mode when nap or
sleep modes are invoked. To enable L2ZZ, set L2CR[CTL]. Note that if bus snooping is to
be performed through the negation of QACK, L2CR[CTL] should always be cleared.
Note the following with respect to nap mode:
￥
￥
￥
￥
The time base, decrementer, and thermal assist unit are still enabled.
Most functional units are disabled.
All nonessential input receivers are disabled.
PLL and DLL are running and locked to SYSCLK.
10.2.4.1 Entering Nap Mode
Nap mode is entered by setting the nap bit (HID0[9] = 1) and MSR[POW] and clearing the
doze and sleep bits (HID0[8] and HID0[10] = 0). At this point, the MPC7400 asserts
QREQ, and the system asserts QACK. The MPC7400 enters nap mode after several
processor clocks.
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PDF描述 |
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