參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 505/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-59
Processor State Signal Interactions
9.8 Processor State Signal Interactions
This section describes the MPC7400's support for power management and atomic update
and memory access through the use of the
lwarx
/
stwcx.
opcode pair.
9.8.1 System Quiesce Control Signals
The system quiesce control signals (QREQ and QACK) allow the processor to enter the nap
or sleep low-power states and bring bus activity to a quiescent state in an orderly fashion.
Prior to entering the nap or sleep-power state, the MPC7400 asserts the QREQ signal. This
signal allows the system to terminate or pause any bus activities that are normally snooped.
When the system is ready to enter the system quiesce state, it asserts the QACK signal. At
this time the MPC7400 may enter the nap or sleep power-saving state. When the MPC7400
is in the quiescent state, it stops snooping bus activity.
While the MPC7400 is in one of these power-saving states, the system power controller can
enable snooping by the MPC7400 by negating the QACK signal for at least eight bus clock
cycles, after which the MPC7400 is capable of snooping bus transactions. The reassertion
of QACK following the snoop transactions causes the MPC7400 to reenter the nap power
state. See Chapter 10, òPower and Thermal Management,ó for more information on the
power-saving modes of the MPC7400.
Once the MPC7400 has made a request to enter the nap power-saving state, the QREQ
signal may be negated on any clock cycle to service an internal interrupt (such as a
decrementer or time base exception). The TS for the exception vector fetch can occur as
early as the clock cycle that QREQ is negated.
9.8.2 Support for the lwarx/stwcx. Instruction Pair
The Load Word and Reserve Indexed (
lwarx
) and the Store Word Conditional Indexed
(
stwcx.
) instructions provide a means for atomic memory updating. Memory can be
updated atomically by setting a reservation on the load and checking that the reservation is
still valid before the store is performed. In the MPC7400, the reservations are made on
behalf of aligned, 32-byte sections of the memory address space.
The reservation (RSRV) output signal is driven synchronously with the bus clock and
reects the status of the reservation coherency bit in the reservation address register; see
Chapter 3, òL1 and L2 Cache Operation,ó for more information. For information about
RSRV signal timing, see Section 8.5.4.1, òReservation (RSRV)Output.ó
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