參數資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 495/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-49
MPX Bus Protocol
buffer space limitations or pipeline collisions. In this case, the device asserting ARTRY is
not trying to intervene or perform a snoop push. Therefore, if the MPC7400 asserts HIT
because it detected a snoop hit for modiTed data and ARTRY is asserted simultaneously by
another device, the MPC7400 takes advantage of the window of opportunity to perform a
push operation. Note that if the HIT occurred in order to supply intervention data that was
shared or exclusive unmodiTed, the MPC7400 does not perform a push after another device
asserts ARTRY because the data is still clean and valid in both the cache and main memory.
Figure 9-24 shows an example timing diagram of HIT and ARTRY being asserted together.
Figure 9-24. HIT and ARTRY Asserted Together
9.6.1.4.4 HIT Signal Timing and Data SnarTng
The MPC7400 distinguishes between shared and exclusive intervention in the system and
the intervention of modiTed data with the timing of HIT negation. For shared or exclusive
intervention, the MPC7400 holds the HIT signal asserted for a second cycle after the
address retry window indicating to the system that the data being supplied through
intervention does not need to be forwarded to memory (snarfed) because the data is not
modiTed.
SnarTng is necessary when a processor forwards modiTed data through intervention
because the processor performing the read operation will mark the data exclusive even
though the data has been modiTed. SnarTng is not necessary for RWITM transactions
SYSCLK
TS
ADDR/TTx
AACK
HIT
ARTRY
(device 2)
(master 0)
(master 1)
BR
(master 1)
BG
(master 1)
TS
(master 1)
Write w/ Kill
Cycle 3: Master 1 asserts HIT, but device 2 retries the transaction.
Cycle 4: Master 1 asserts BR to take advantage of the window of opportunity to
ush the data, just as if it had asserted ARTRY itself instead of HIT.
Cycles 6 and 7: Master 1 gains control of the address bus and begins a Write w/
Kill transaction to ush the data.
RWITM
1
2
3
4
5
6
7
8
Cycle
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PDF描述
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