參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 632/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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INDEX
Index-4
MPC7400 RISC Microprocessor Users Manual
memory coherency bit (M bit),
3-7
memory/cache access attributes,
3-7
MERSI state transitions,
3-26
MESI state transitions,
3-15
MPX bus mode
cache-to-cache intervention,
3-14
coherency protocol,
3-12
HIT signal,
8-34
,
9-48
MERSI protocol,
3-26
MESI protocol,
3-15
SHD
n
signals,
8-33
,
9-47
window of opportunity snoop push,
3-14
out-of-order accesses to guarded memory,
3-8
overview,
1-16
,
1-33
,
3-1
PLRU replacement,
3-50
reservation snooping,
3-29
self-generated bus transactions (state changes),
3-30
snoop response,
3-12
store miss merging,
3-46
transaction types,
3-14
transfer attribute signals,
3-74
WIMG bits,
3-7
write-through mode (W bit),
3-7
Cache management instructions,
2-85
,
7-6
,
A-35
Changed (C) bit maintenance recording,
5-12
,
5-23
Checkstop
operation,
9-58
signal,
8-45
,
9-58
state,
4-20
CHK (check) signal,
8-46
CI (cache inhibit) signal,
8-14
,
8-31
,
9-19
CKSTP_IN/CKSTP_OUT (checkstop input/output)
signals,
8-45
,
9-58
Classes of instructions,
2-37
CLK_OUT signal,
8-49
Clocks
CLK_OUT,
8-49
overview,
1-23
signals,
8-48
Compare instructions
floating-point,
A-29
integer,
A-26
vector floating-point,
2-78
vector integer,
2-75
Completion
completion unit
overview,
1-11
resource requirements,
6-39
considerations,
6-20
definition,
6-2
Context synchronization,
2-40
Conventions,
xli
,
xlv
,
6-2
CR (condition register)
CR logical instructions,
2-58
,
A-34
CR, description,
2-4
CR6 bit settings for vector integer compare
instructions,
2-75
execution latencies,
6-40
CSE
n
(cache set element) signal,
8-23
CTR (count register),
2-5
D
DABR (data address breakpoint register),
2-8
DAR (data address register),
2-7
Data address breakpoint and exceptions,
4-20
Data bus
arbitration signals,
8-17
,
8-35
,
9-10
bus arbitration,
9-24
data bus transfers,
9-51
data intervention in MPX bus mode,
9-48
,
9-52
data snarfing,
9-49
data tenure,
9-9
data transfer,
8-19
,
8-37
,
9-26
data transfer termination,
8-21
,
8-38
,
9-27
qualified data bus grant,
9-24
Data cache
block fill operations,
3-45
block push operation,
3-48
configuration,
3-5
enabling/disabling,
3-36
flash invalidation,
3-37
hardware flush parameter in MSSCR0,
3-39
locking,
3-36
operation,
9-4
organization,
3-5
Data organization in memory,
2-34
Data stream prefetching and exceptions,
4-14
Data stream touch instructions
overview,
7-6
sync,
7-8
termination,
7-8
tlbsync,
7-8
Data transfers
alignment,
9-19
burst ordering,
9-19
eciwx and ecowx instructions, alignment,
9-21
operand conventions,
2-34
protocol,
9-26
signals,
9-26
DBB (data bus busy) signal,
8-19
,
9-10
,
9-25
DBG (data bus grant) signal,
8-18
,
8-35
,
9-10
DBWO (data bus write only)
signal,
8-18
,
9-10
,
9-25
,
9-30
dcba instruction,
3-43
dcbf instruction,
3-43
dcbi instruction,
2-70
,
3-43
dcbst instruction,
3-42
dcbt instruction,
2-66
,
3-40
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