參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 410/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-18
MPC7400 RISC Microprocessor Users Manual
60x Bus Signal ConTguration
8.2.6.1 Data Bus Grant (DBG)Input
The data bus grant (DBG) signal is an input-only signal on the MPC7400. Following are
the state meaning and timing comments for the DBG signal.
State Meaning
AssertedIndicates that the MPC7400 may, with the proper
qualiTcation, assume ownership of the data bus.
QDBG = DBG & (ARTRY & retriable) & (state_variables)
where retriable indicates whether or not the current transaction can
still be retried; and state variables include whether or not:
￥
￥
￥
The data bus is being used by this master
Whether or not the master has back-to-back burst accesses in progress
The processor has already received the next-to-last TA for the current burst.
Thus, a qualiTed data bus grant occurs when:
￥
￥
DBG is asserted.
ARTRY was not asserted in the address retry window for the address phase of this
transaction.
The MPC7400 is ready to begin a data transaction.
Note that data streaming is not supported in 60x bus mode.
￥
NegatedIndicates that the MPC7400 must hold off its data tenures.
Timing Comments
AssertionMay occur any time to indicate the MPC7400 is free to
take data bus mastership. It is not sampled until TS is asserted.
NegationMay occur at any time to indicate the MPC7400 cannot
assume data bus mastership.
8.2.6.2 Data Bus Write Only (DBWO)Input
The data bus write only (DBWO) signal is an input-only signal on the MPC7400. Following
are the state meaning and timing comments for the DBWO signal. See Section 9.4.4,
òUsing Data Bus Write Only (DBWO),ó for a detailed description of the use of this signal.
Note that DBWO functions as DTI0 in the MPX bus mode.
State Meaning
AssertedIndicates that the MPC7400 may run the data bus tenure
for an outstanding write address even if a read address is pipelined
before the write address.
NegatedIndicates that the MPC7400 must run the data bus tenures
in the same order as the address tenures.
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