參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 619/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Glossary of Terms and Abbreviations
Glossary-7
Little-endian
. A byte-ordering method in memory where the address n of a
word corresponds to the
least-signiTcant byte
. In an addressed
memory word, the bytes are ordered (left to right) 3, 2, 1, 0, with 3
being the
most-signiTcant byte
. See Big-endian.
MEI (modiTed/exclusive/invalid)
.
Cache coherency
protocol used to
manage caches on different devices that share a memory system.
Note that the PowerPC architecture does not specify the
implementation of a MEI protocol to ensure cache coherency.
Memory access ordering.
The speciTc order in which the processor
performs load and store memory accesses and the order in which
those accesses complete.
Memory-mapped accesses
. Accesses whose addresses use the page or block
address translation mechanisms provided by the MMU and that
occur externally with the bus protocol deTned for memory.
Memory coherency
.
An aspect of caching in which it is ensured that an
accurate view of memory is provided to all devices that share system
memory.
Memory consistency
.
Refers to agreement of levels of memory with respect
to a single processor and system memory (for example, on-chip
cache, secondary cache, and system memory).
Memory management unit (MMU)
. The functional unit that is capable of
translating an
effective
(logical)
address
to a physical address,
providing protection mechanisms, and deTning caching methods.
MERSI (modiTed/exclusive/recent/shared/invalid)
.
Cache coherency
protocol used to manage caches on different devices that share a
memory system. Note that the PowerPC architecture does not
specify the implementation of a MERSI protocol to ensure cache
coherency.
MESI (modiTed/exclusive/shared/invalid)
.
Cache coherency
protocol used
to manage caches on different devices that share a memory system.
Note that the PowerPC architecture does not specify the
implementation of a MESI protocol to ensure cache coherency.
Most-signiTcant bit (msb)
. The highest-order bit in an address, registers,
data element, or instruction encoding.
Most-signiTcant byte (MSB)
. The highest-order byte in an address,
registers, data element, or instruction encoding.
M
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