參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 434/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-42
MPC7400 RISC Microprocessor Users Manual
Non-Protocol Signal Descriptions
8.5.2.3 L2 Clock Out A (L2CLK_OUTA)Output
Following are the state meaning and timing comments for the L2CLK_OUTA signal.
State Meaning
Asserted/NegatedClock output for L2 cache memory devices. The
L2CLK_OUTA signal is identical and synchronous with the
L2CLK_OUTB signal and provides the capability to drive up to four
L2 cache memory devices. If differential L2 clocking is conTgured
through the setting of the L2CR, the L2CLK_OUTB signal is driven
phase-inverted with relation to the L2CLK_OUTA signal.
Timing Comments
Assertion/NegationRefer to the MPC7400 hardware
specifications
for timing comments. The L2CLK_OUTA signal is
driven low during assertion of HRESET.
8.5.2.4 L2 Clock Out B (L2CLK_OUTB)Output
Following are the state meaning and timing comments for the L2CLK_OUTB signal.
State Meaning
Asserted/NegatedClock output for L2 cache memory devices. The
L2CLK_OUTB signal is identical and synchronous with the
L2CLK_OUTA signal, and provides the capability to drive up to four
L2 cache memory devices. If differential L2 clocking is conTgured
through the setting of the L2CR, the L2CLK_OUTA signal is driven
phase inverted with relation to the L2CLK_OUTB signal.
Timing Comments
Assertion/NegationSee the MPC7400 hardware specifications
for
timing comments. The L2CLK_OUTB signal is driven low during
assertion of HRESET.
8.5.2.5 L2 Synchronize Out (L2SYNC_OUT)Output
Following are the state meaning and timing comments for the L2SYNC_OUT signal.
State Meaning
Asserted/NegatedClock output for L2 clock synchronization. The
L2SYNC_OUT signal should be routed half of the trace length to the
L2 cache memory devices and returned to the L2SYNC_IN signal
input.
Timing Comments
Assertion/NegationSee the MPC7400 hardware specifications
for
timing comments. The L2SYNC_OUT signal is driven low during
assertion of HRESET.
8.5.2.6 L2 Synchronize In (L2SYNC_IN)Input
Following are the state meaning and timing comments for the L2SYNC_IN signal.
State Meaning
Asserted/NegatedClock input for L2 clock synchronization. The
L2SYNC_IN signal is driven by the L2SYNC_OUT signal output.
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