參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 309/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 5. Memory Management
5-25
Memory Segment Model
For more information, see òPage History Recordingó in Chapter 7, òMemory
Management,ó of
The
Programming Environments Manual
.
5.4.2 Page Memory Protection
The MPC7400 implements page memory protection as it is deTned in Chapter 7, òMemory
Management,ó in
The
Programming Environments Manual
.
5.4.3 TLB Description
The MPC7400 implements separate 128-entry data and instruction TLBs to maximize
performance. This section describes the hardware resources provided in the MPC7400 to
facilitate page address translation. Note that the hardware implementation of the MMU is
not speciTed by the architecture, and while this description applies to the MPC7400, it does
not necessarily apply to other PowerPC processors.
5.4.3.1 TLB Organization and Operation
Because the MPC7400 has two MMUs (IMMU and DMMU) that operate in parallel, some
of the MMU resources are shared, and some are actually duplicated (shadowed) in each
MMU to maximize performance. For example, although the architecture deTnes a single
set of segment registers for the MMU, the MPC7400 maintains two identical sets of
segment registers, one for the IMMU and one for the DMMU; when an instruction that
updates the segment register executes, the MPC7400 automatically updates both sets.
The TLB entries are on-chip copies of PTEs in the page tables in memory and are similar
in structure. To uniquely identify a TLB entry as the required PTE, the TLB entry also
contains four more bits of the page index, EA[10:13], called the extended API (EAPI) in
addition to the API bits in of the PTE.
Each TLB contains 128 entries organized as a two-way set-associative array with 64 sets as
shown in Figure 5-7 for the DTLB (the ITLB organization is the same). When an address
is being translated, a set of two TLB entries is indexed in parallel with the access to a
segment register. If the address in one of the two TLB entries is valid and matches the 40-bit
virtual page number, that TLB entry contains the translation. If no match is found, a TLB
miss occurs.
13
dcbst
or
dcbf
instruction
Maybe
Yes
No
No
14
dcbi
instruction
Maybe
1
Yes
Maybe
1
Yes
1
If C is set, R is guaranteed to be set also.
Includes the case in which the instruction is fetched out of order and R is not set (does not apply for MPC7400).
2
Table 5-8. Model for Guaranteed R and C Bit Settings (Continued)
Priority
Scenario
Causes Setting of R Bit
Causes Setting of C Bit
OEA
MPC7400
OEA
MPC7400
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