參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 220/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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3-42
MPC7400 RISC Microprocessor Users Manual
Cache Control
3.5.3.3 Data Cache Block Zero (dcbz)
The effective address EA is computed, translated, and checked for protection violations as
deTned in the PowerPC architecture. The
dcbz
instruction is treated as a store to the
addressed byte with respect to address translation and protection.
For the
dcbz
instruction, after translating the EA, the MPC7400 establishes a block of all
zeros in the reload buffer. The MPC7400 then performs one of the following coherency
actions:
￥
If the corresponding memory page or block is marked
memory-coherency-not-required, the block of zeros from the reload buffer is
immediately written to the data cache.
￥
If the corresponding memory page or block is marked memory-coherency-required,
and the
dcbz
hits to a cache block marked modiTed or exclusive, the block of zeros
from the reload buffer is immediately written to the data cache.
￥
If the corresponding memory page or block is marked memory-coherency-required,
and the
dcbz
hits to a cache block marked shared or recent, an address-only bus
transaction (kill) is run prior to the block of zeros from the reload buffer being
written to the data cache.
￥
If the corresponding memory page or block is marked memory-coherency-required,
and the
dcbz
misses in the cache, an address-only bus transaction (kill) is run prior
to the block of zeros from the reload buffer being written to the data cache.
Note that after any required coherency operations have been performed, the block of zeros
from the reload buffer is written to the data cache, and the cache block is marked modiTed.
The
dcbz
instruction does not alter the state of the L2 cache; however, it does check the L2
cache for normal cache coherent ownership by the MPC7400.
Executing a
dcbz
instruction to a disabled or locked data cache generates an alignment
exception. Executing a
dcbz
instruction to an EA with caching-inhibited or write-through
attributes also generates an alignment exception. BAT and TLB protection violations
generate DSI exceptions.
3.5.3.4 Data Cache Block Store (dcbst)
The effective address is computed, translated, and checked for protection violations as
deTned in the PowerPC architecture. This instruction is treated as a load with respect to
address translation and memory protection.
If the address hits in the cache and the cache block is in the modiTed state, the modiTed
block is written back to memory and the cache block is placed in the exclusive state. If the
address hits in the cache and the cache block is in any state other than modiTed, an
address-only broadcast (clean) is performed.
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