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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 65/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 1. Overview
1-19
MPC7400 Microprocessor Features
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Support for third cache coherency protocol: Five-state (MERSI), where the new R
state allows shared intervention
Improved electrical timings (for example, programmable option for keeping address
bus driven)
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1.2.6.1 System Interface Operation
The primary activity of the MPC7400 system interface is transferring data and instructions
between the processor and system memory. There are three types of 60x bus memory
accesses:
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Single-beat transfersThese memory accesses allow transfer sizes of 8, 16, 24, 32,
or 64 bits in one bus clock cycle. Single-beat transactions are caused by uncacheable
read and write operations that access memory directly (that is, when caching is
disabled), cache-inhibited accesses, and stores in write-through mode.
Two-beat burst (16 bytes) data transfersGenerated to support caching-inhibited or
write-through AltiVec loads and stores (MPX bus mode only).
Four-beat burst (32 bytes) data transfersInitiated when an entire cache block is
transferred. Because the Trst-level caches on the MPC7400 are write-back caches,
burst-read memory operations are the most common memory accesses, followed by
burst-write memory operations, and single-beat (noncacheable or write-through)
memory read and write operations.
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The MPC7400 also supports address-only operations, variants of the burst and single-beat
operations (for example, atomic memory operations and global memory operations that are
snooped), and address retry activity (for example, when a snooped read access hits a
modiTed block in the cache). Because all I/O is memory-mapped, I/O accesses use the
same protocol as memory accesses. The MPX bus also supports data-only operations to
provide data intervention in MERSI systems.
Access to the system interface is granted through an external arbitration mechanism that
allows devices to compete for bus mastership. This arbitration mechanism is exible,
allowing the MPC7400 to be integrated into systems that implement various fairness and
bus parking procedures to avoid arbitration overhead.
Typically, memory accesses are weakly orderedsequences of operations, including
load/store string and multiple instructions, do not necessarily execute in the order they
beginmaximizing the efTciency of the bus without sacriTcing data coherency. The
MPC7400 allows read operations to go ahead of store operations (except when a
dependency exists, or in cases where a noncacheable access is performed). The MPC7400
provides support for a write operation to go ahead of a previously queued read data tenure
(for example, letting a snoop push be enveloped between address and data tenures of a read
operation) in 60x bus mode and full data tenure reordering in MPX bus mode. Because the
MPC7400 can dynamically optimize run-time ordering of load/store trafTc, overall
performance is improved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
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| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
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