參數(shù)資料
型號(hào)： MPC7400
廠(chǎng)商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 74/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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1-28
MPC7400 RISC Microprocessor Users Manual
PowerPC Registers and Programming Model
Table 1-3 describes the two registers defined by the AltiVec technology.
Table 1-3. AltiVec-Specific Registers
Table 1-2. PowerPC Architecture-Defined SPRs Implemented by the MPC7400
Register
Level
Function
LR
User
The link register (LR) can be used to provide the branch target address and to hold the
return address after branch and link instructions.
BATs
Supervisor
The architecture deTnes 16 block address translation (BAT) registers, which operate in
pairs. There are four pairs of data BATs (DBATs) and four pairs of instruction BATs
(IBATs). BATs are used to deTne and conTgure blocks of memory.
CTR
User
The count register (CTR) is decremented and tested by branch-and-count instructions.
data address breakpoint register (DABR) supports the data address
breakpoint facility.
DABR
Supervisor
The optional
DAR
User
The data address register (DAR) holds the address of an access after an alignment or
DSI exception.
DEC
Supervisor
The decrementer register (DEC) is a 32-bit decrementing counter that provides a way to
schedule decrementer exceptions.
DSISR
User
The DSISR deTnes the cause of data access and alignment exceptions.
EAR
Supervisor
The external access register (EAR) controls access to the external access facility through
the External Control In Word Indexed (
eciwx
) and External Control Out Word Indexed
(
ecowx
) instructions.
PIR
Supervisor
The processor ID register (PIR) is used to differentiate between processors in a
multiprocessor system.
PVR
Supervisor
The processor version register (PVR) is a read-only register that identiTes the processor.
SDR1
Supervisor
SDR1 speciTes the page table format used in virtual-to-physical page address translation.
SRR0
Supervisor
The machine status save/restore register 0 (SRR0) saves the address used for restarting
an interrupted program when a Return from Interrupt (
rT
) instruction executes.
SRR1
Supervisor
The machine status save/restore register 1 (SRR1) is used to save machine status on
exceptions and to restore machine status when an
rT
instruction is executed.
SPRG0D
SPRG3
Supervisor
SPRG0DSPRG3 are provided for operating system use.
TB
User: read
Supervisor:
read/write
The time base register (TB) is a 64-bit register that maintains the time of day and operates
interval timers. The TB consists of two 32-bit Teldstime base upper (TBU) and time
base lower (TBL).
XER
User
The XER contains the summary overow bit, integer carry bit, overow bit, and a Teld
specifying the number of bytes to be transferred by a Load String Word Indexed (
Store String Word Indexed (
stswx
) instruction.
lswx
) or
Register
Level
Function
VRs
User
The 32 vector registers (VRs) serve as the data source or destination for AltiVec
instructions.
VSCR
User
The 32-bit vector status and control register (VSCR). A 32-bit vector register that is read
and written in a manner similar to the FPSCR.
VRSAVE
User
The 32-bit vector save (VRSAVE) register is deTned by the AltiVec technology to assist
application and operating system software in saving and restoring the architectural state
across process context-switched events.
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