參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 277/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-21
Exception DeTnitions
￥
The fetch access is to a segment for which SR[T] is set.
￥
The fetch access violates memory protection.
When an ISI exception is taken, instruction fetching resumes at offset 0x00400 from the
physical base address indicated by MSR[IP].
4.6.5 External Interrupt Exception (0x00500)
An external interrupt is signaled to the processor by the assertion of the external interrupt
signal (INT). The INT signal is expected to remain asserted until the MPC7400 takes the
external interrupt exception. If INT is negated early, recognition of the interrupt request is
not guaranteed. After the MPC7400 begins execution of the external interrupt handler, the
system can safely negate the INT. When the MPC7400 detects assertion of INT, it stops
dispatching and waits for all pending instructions to complete. This allows any instructions
in progress that need to take an exception to do so before the external interrupt is taken.
After all instructions have vacated the completion buffer, the MPC7400 takes the external
interrupt exception as deTned in the PowerPC architecture (OEA).
An external interrupt may be delayed by other higher priority exceptions or if MSR[EE] is
cleared when the exception occurs. Register settings for this exception are described in
Chapter 6, òExceptions,ó in
The
Programming Environments Manual.
When an external interrupt exception is taken, instruction fetching resumes at offset
0x00500 from the physical base address indicated by MSR[IP].
4.6.6 Alignment Exception (0x00600)
The MPC7400 implements the alignment exception as deTned by the PowerPC architecture
(OEA). An alignment exception is initiated when any of the following occurs:
￥
The operand of a oating-point load or store is not word-aligned.
￥
The operand of
lmw
,
stmw
,
lwarx
, or
stwcx.
is not word-aligned.
￥
The operand of
dcbz
is in a page that is write-through or cache-inhibited.
￥
An attempt is made to execute
dcbz
when the data cache is disabled.
￥
An
eciwx
or
ecowx
is not word-aligned
￥
A multiple or string access is attempted with MSR[LE] set
Note that in the MPC7400, a oating-point load or store to a direct-store segment causes a
DSI exception rather than an alignment exception, as speciTed by the PowerPC
architecture. For more information, see Section 4.6.3, òDSI Exception (0x00300).ó
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