參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 403/646頁
文件大小： 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-11
60x Bus Signal ConTguration
8.2.3.2.2 Address Bus Parity (AP[0:3])Input
Following are the state meaning and timing comments for the AP[0:3] input signal on the
MPC7400.
State Meaning
Asserted/NegatedRepresents odd parity for each of the 4 bytes of
the physical address for snooping operations. Detected even parity
causes the processor to take a machine check exception or enter the
checkstop state if address parity checking is enabled
(HID0[EBA] = 1); see Section 2.1.2.2, òHardware
Implementation-Dependent Register 0.ó
Timing Comments
Assertion/NegationThe same as A[0:31]
8.2.4 Address Transfer Attribute Signals
The transfer attribute signals are a set of signals that characterize the following:
￥
￥
￥
The size of the transfer
Whether it is a read or write operation.
Whether it is a burst or single-beat transfer.
For a detailed description of how these signals interact, see Section 9.3.2, òAddress
Transfer.ó
8.2.4.1 Transfer Start (TS)
The address transfer start (TS) signal is both an input and an output signal on the MPC7400,
and indicates that an address bus transfer has begun.
8.2.4.1.1 Transfer Start (TS)Output
Following are the state meaning and timing comments for the TS output signal.
State Meaning
AssertedIndicates that the MPC7400 has begun a bus transaction
and that the address bus and transfer attribute signals are valid. When
asserted with the appropriate TT[0:4] signals; it is also an implied
data bus request for a memory transaction (unless it is an
address-only operation).
NegatedIndicates that no bus transaction is occurring during
normal operation.
Timing Comments
AssertionMay occur on any cycle following a qualiTed BG.
NegationOccurs one bus clock cycle after TS is asserted.
High ImpedanceOccurs two bus clock cycles after TS is asserted.
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