參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 536/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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11-18
MPC7400 RISC Microprocessor Users Manual
Event Selection
11.5.3 PMC3 Events
Bits MMCR1[0D4] specify events associated with PMC3, as shown in Table 11-10.
39 (10_0111)
dst
resumptions
due to change of
context
Counts times any number of
dst
streams resume due to a change in MSR[PR] or
MSR[DR]
40 (10_1000)
TLBI instructions
Counts completed
tlbi
instructions
41 (10_1001)
Snooped TLB
invalidations
Counts TLB invalidations performed due to another masters
tlbi
broadcast
42 (10_1010)
BIU TA cycles
Counts TA assertions (64-bit or 128-bit, read or write). Indicates system interface
bandwidth consumed when compared to the number of elapsed bus cycles.
All others
Reserved
Table 11-10. PMC3 EventsMMCR1[0D4] Select Encodings
Number
Event
Description
0 (0_0000)
Nothing
Register counter holds current value
1 (0_0001)
Processor cycles
Counts every processor clock cycle
2 (0_0010)
Instructions
completed
Counts instructions that have completed. Does not include folded branches. 0, 1,
or 2 instructions per cycle.
3 (0_0011)
TBL bit transitions
Count transitions from 0 to 1 of TBL bits speciTed through MMCR0[TBSEL]
4 (0_0100)
Instructions
dispatched
Counts instructions dispatched (0, 1, or 2 instructions per cycle)
5 (0_0101)
Branches taken
Counts branches resolved as taken
6 (0_0110)
DTLB misses
Counts DTLB misses. Indicates the number of times that a requested data
address translation was not in the DTLB.
7 (0_0111)
VCIU instructions
completed
Counts completed VCIU instructions (0, 1, or 2 instructions per cycle)
8 (0_1000)
VFPU wait
Counts cycles the AltiVec FPU had a valid dispatch, but not valid operands
9 (0_1001)
Reserved
10 (0_1010)
tlbsync
instructions
Counts completed
tlbsync
instructions
11 (0_1011)
FPU instructions
Counts completed FPU instructions (0, 1, or 2 instructions per cycle)
12 (0_1100)
Conditional stores
Counts completed conditional store instructions
13 (0_1101)
L2 snoop
interventions
Counts snoop interventions from L2, that is, times when a 32-byte cache block is
supplied to the system interface from the L2SRAMs.
14 (0_1110)
Second speculative
branch predicted
correctly
Counts correctly predicted branches in the second speculative stream
15 (0_1111)
Stall on LR/CTR
dependency.
Counts cycles the BPU stalls due to the LR or CTR being unresolved
Table 11-9. PMC2 EventsMMCR0[26D31] Select Encodings (Continued)
Number
Event
Description
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PDF描述
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參數(shù)描述
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