參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 630/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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INDEX
Index-2
MPC7400 RISC Microprocessor Users Manual
B
BAMR (breakpoint address mask register),
2-20
,
11-9
BG (bus grant) signal,
8-8
,
8-27
,
9-10
Block address translation
block address translation flow,
5-12
definition,
1-15
registers
description,
2-6
initialization,
5-21
selection of block address translation,
5-9
Boundedly undefined, definition,
2-37
BR (bus request) signal,
8-8
,
8-27
,
9-10
Branch fall-through,
6-23
Branch folding,
6-23
Branch instructions
address calculation,
2-57
condition register logical,
2-58
,
A-34
description,
A-33
list of instructions,
2-58
,
A-33
system linkage,
2-59
,
2-69
,
A-34
trap,
2-58
,
A-34
Branch prediction,
6-2
,
6-27
Branch processing unit
branch instruction timing,
6-28
execution timing,
6-22
overview,
1-10
Branch resolution
definition,
6-2
resource requirements,
6-38
BTIC (branch target instruction cache),
6-10
Burst data transfers
burst ordering,
9-19
transfers with data delays, timing,
9-36
Bus arbitration,
see
Data bus
Bus configurations,
9-30
Bus interface unit (BIU)
60x bus mode
address bus streaming,
9-42
address tenure,
9-9
,
9-11
address transfer timing diagrams,
9-15
aligned data transfers,
9-19
arbitration signals,
9-10
bus parking,
9-13
data tenure,
9-9
DBWO, timing,
9-30
eciwx/ecowx alignment,
9-21
error termination,
9-29
features,
1-18
,
9-2
memory accesses,
9-8
misaligned data transfers,
9-21
no-DRTRY mode,
9-30
qualified data bus grant,
9-24
single-beat transfer termination,
9-27
snoop copyback,
9-22
snoop response and SHD signal,
9-24
split-bus transactions,
9-11
timing examples,
9-31
transfer type encodings,
9-16
TSIZ
n
,
9-17
window of opportunity,
9-22
accesses,
9-3
bus transactions and caches,
3-72
cache operation,
3-72
cache/memory subsystem/BIU integration,
3-3
checkstop operation,
9-58
direct-store accesses,
9-7
features,
9-2
memory accesses,
9-6
memory subsystem,
1-44
MPX bus mode
address arbitration,
9-38
address bus parity,
9-42
address bus streaming,
9-42
address pipelining,
9-42
address tenure,
9-38
address termination,
9-44
address transfer,
9-41
aligned data transfers,
9-44
ARTRY,
9-45
bus parking,
9-40
data bus arbitration,
9-50
data bus transfers,
9-51
data intervention,
9-48
,
9-52
data snarfing,
9-49
data streaming constraints,
9-51
data tenure,
9-50
data tenure reordering,
9-57
data termination,
9-57
data-only transaction protocol,
9-53
external interrupts,
9-58
features,
1-18
,
9-2
HIT,
9-48
misaligned data transfers,
9-44
overview,
9-37
qualified bus grant,
9-39
qualified data bus grant,
9-50
reset signal interactions,
9-58
SHD,
9-47
transfer attributes,
9-42
transfer type encodings,
9-43
TSIZ
n
,
9-43
TT
n
,
9-43
MSSCR0 effects,
2-26
,
9-7
overview,
1-18
,
9-1
BVSEL (bus voltage select) signal,
8-51
Byte ordering
default,
2-72
support,
2-39
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