參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 119/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 2. Programming Model
2-27
The MPC7400 Processor Register Set
Table 2-16 describes MSSCR0 Telds.
Table 2-16. MSSCR0 Field Descriptions
Bits
Name
Function
0
SHDEN
Shared-state enable. The MPC7400 implements both a 3-state MEI coherency protocol
similar to the MPC750 and a 4-state MESI protocol similar to the MPC604e family of
processors.
0 3-state MEI protocol
1 4-state MESI protocol
1
SHDPEN3
SHD0/SHD1 signal enable in 3-state MEI mode.
0 SHD0/SHD1 signals are not sampled and are not driven when SHDEN = 0. SHD0 and
SHD1 are always seen as negated by the processor.
1 SHD0/SHD1 signals sampled when SHDEN = 0.
For some system implementations, MPC7400 can be inserted into an MPC750 socket that
has no SHD0 and SHD1 connection. In this case, this control bit (and SHDEN) should remain
cleared to prevent the processor from sampling indeterminate or oating signal input values
on these signals.
SHDPEN3 has an effect only when SHDEN = 0. If SHDEN = 1, SHD0 is sampled if
EMODE = 0, and SHD0 and SHD1 is sampled if EMODE = 1.
For multiprocessor systems, when SHDEN = 0, SHDPEN3 must be set and the SHD
x
signal(s) must be connected between the processors. If either of these conditions are not
met, the processor cannot guarantee the atomicity of an
lwarx
/
stwcx.
instruction pair.
Note that SHD1 is driven or sampled only in MPX bus mode (EMODE = 1), regardless of the
state of this control bit. In 60x bus mode (EMODE = 0), the above statements apply to the
SHD signal (multiplexed with SHD0).
2D4
L1_INTVEN
L1 data cache HIT intervention enable.
000 HIT intervention disabled. All ModiTed intervention is performed using the 60x-style
ARTRY/window-of-opportunity write-with-kill push
HIT intervention occurs for snoop hits to lines in the following states:
100 ModiTed
110 ModiTed or exclusive.
111 ModiTed, exclusive, or recent. Shared (recent) intervention uses a 5-state MERSI
coherency protocol.
001, 010, 011, and 101 are illegal
These bits have an effect only when the processor is conTgured in MPX bus mode (EMODE
signal asserted during HRESET, which sets MSSCR0[EMODE]).
The following is the only legal combination of values for L1 and L2 intervention enables:
L1_INTVEN[0D2]||L2INTVEN[0D2] =
000 || 000 No HIT intervention
100 || 000
110 || 000
111 || 000
100 || 100
110 || 100
111 || 100
110 || 110
111 || 110
111 || 111 Full HIT intervention.
MPC7400 does not support different L1_INTVEN or L2_INTVEN settings in different
MPC7400 processors in a multiple processor system.
5D7
L2_INTVEN
L2 HIT intervention enable.
Same deTnition as for L1_INTVEN.
8
DL1HWF
L1 data cache hardware ush.
9
Reserved.
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