參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 263/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-7
Exception Recognition and Priorities
Note that these exception classiTcations correspond to how exceptions are prioritized, as
described in Table 4-3.
Table 4-3. MPC7400 Exception Priorities
Priority
Exception
Cause
Asynchronous Exceptions (Interrupts)
0
System reset
Power-on reset, assertion of HRESET and TRST (hard reset)
1
Machine check
Any enabled machine check condition (assertion of TEA or MCP, system address
or data parity error, L1 address or data parity error, data cache error, instruction
cache error, L2 data parity error, L2 tag error)
2
System reset
Assertion of SRESET (soft reset)
3
System management
Assertion of SMI
4
External interrupt
Assertion of INT
5
Performance monitor
Any programmer-speciTed performance monitor condition
6
Decrementer
Decrementer passes through zero
7
Thermal management
Any programmer-speciTed thermal management condition
Instruction Fetch Exceptions
0
ISI
Any ISI exception condition
Instruction Dispatch/Execution Exceptions
0
Instruction address
breakpoint
Any instruction address breakpoint exception condition
1
Program
Illegal instruction, privileged instruction, or trap exception condition. Note that
oating-point enabled program exceptions have lower priority.
2
System call
System Call (
sc
) instruction
3
Floating-point
unavailable
Any oating-point unavailable exception condition
3
AltiVec unavailable
Any AltiVec unavailable exception condition
5
Program
A oating-point enabled exception condition (lowest-priority program exception)
6
DSI
DSI exception due to
eciwx
,
ecowx
with EAR[E] = 0 (DSISR[11]). Lower priority
DSI exception conditions are shown below.
7
Alignment
Any alignment exception condition, prioritized as follows:
1
Floating-point access not word-aligned
2
lmw
,
stmw
,
lwarx
,
stwcx.
not word-aligned
3
eciwx
or
ecowx
not word-aligned
4
Multiple or string access with MSR[LE] set
5
dcbz
to a locked L1 data cache
8
DSI
Page fault with SR[T] = 0
9
Alignment
dcbz
to memory with write-through memory/cache access attributes or a disabled
L1 data cache
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