參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 409/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-17
60x Bus Signal ConTguration
8.2.5.3 Shared (SHD)
The shared, SHD signal is both an input and an output on the MPC7400 in 60x bus mode.
In the MPX bus mode, this signal is used as the SHD0 signal. The shared state is enabled
with the SHDEN bit in the memory subsystem control register,
MSSCR0. See
Section 2.1.6, òMemory Subsystem Control Register (MSSCR0).ó
8.2.5.3.1 Shared (SHD)
Output
Following are state and timing descriptions for shared (SHD) as an output signal.
State Meaning
AssertedIf ARTRY is negated, indicates that after this transaction
completes successfully, the MPC7400 will keep a valid shared copy
of the address or that a reservation exists on this address. If SHD and
ARTRY are asserted for a snooping master, the snoop hit modiTed
data is pushed as the masters next address transaction.
Negated/High ImpedanceAfter this address is transferred, the
processor no longer has a valid copy of the snooped address.
Timing Comments
Assertion/NegationSame as ARTRY.
High ImpedanceSame as ARTRY.
8.2.5.3.2 Shared (SHD)Input
Following are state and timing descriptions for (SHD) as an input signal.
State Meaning
AssertedIf ARTRY is negated, the MPC7400 allocates the
incoming cache block as shared (S) for a self-generated transaction.
Applies only to read and read atomic transactions.
If ARTRY is asserted, SHD is ignored as an input.
NegatedIf ARTRY is negated and SHD is negated, the MPC7400
allocates the incoming cache block as exclusive (E) for a
self-generated read or read-atomic transaction.
Timing Comments
Assertion/NegationThe same as ARTRY
8.2.6 Data Bus Arbitration Signals
Like the address bus arbitration signals, data bus arbitration signals maintain an orderly
process for determining data bus mastership. Note that there is no data bus arbitration signal
equivalent to the address bus arbitration signal BR (bus request), because, except for
address-only transactions, TS implies data bus requests. For a detailed description on how
these signals interact, see Section 9.4.1, òData Bus Arbitration.ó
One special signal, DBWO, allows the MPC7400 to be conTgured dynamically to write
data out of order with respect to read data. For detailed information about using DBWO,
see Section 9.4.4, òUsing Data Bus Write Only (DBWO).ó
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