參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 252/646頁
文件大小： 7081K
代理商： MPC7400
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3-74
MPC7400 RISC Microprocessor Users Manual
MPC7400 Caches and System Bus Transactions
For additional details about the speciTc bus operations performed by the MPC7400, see
Chapter 9, òSystem Interface Operation.ó
3.9.2 Transfer Attributes
In addition to the address and transfer type signals, the MPC7400 supports the transfer
attribute signals TBST, TSIZ[0:2], WT, CI, and GBL. The TBST and TSIZ[0:2] signals
indicate the data transfer size for the bus transaction.
The WT signal reects the write-through/write-back status (the complement of the W bit)
for the transaction as determined by the MMU address translation during write operations.
WT is also asserted for burst writes due to
dcbf
(ush) and
dcbst
(clean) instructions, snoop
pushes, and
eciwx
transactions; WT is negated for
ecowx
transactions.
The CI signal reects the caching-inhibited/caching-allowed status (the complement of the
I bit) of the transaction as determined by the MMU address translation even if the L1 caches
are locked. The CI signal is asserted for data loads or stores if the L1 data cache is disabled,
The CI signal is also always asserted for
eciwx
/
ecowx
bus transactions independent of the
address translation.
tlbsync
Dont care
No change
tlbsync
Address-only bus operation
eieio
Dont care
No change
eieio
Address-only bus operation
dcbt
M, E, R, S
No change
None
dcbt
I
E or S
Read
Fetched cache block is stored
in the cache
dcbtst
M, E, R, S
No change
None
dcbtst
I
E
RWITM (60x bus mode)
RCLAIM (MPX bus mode)
Fetched cache block is stored
in the cache
dcbz
M, E
M
None
Writes over modiTed data
dcbz
R, S, I
M
Kill
dcbst
M
E
Write with kill
Block is pushed
dcbst
E, R, S, I
No change
Clean
Address-only bus operation
dcbf
M
I
Write with kill
Block is pushed
dcbf
E, R, S, I
I
Flush
Address-only bus operation
dcba
M, E
M
None
Writes over modiTed data
dcba
R, S, I
M
Kill
dcbi
Dont care
I
Kill
Address-only bus operation
icbi
Dont care
I
icbi
Table 3-13. Bus Operations Caused by Cache Control
Instructions (WIM = 001) (Continued)
Instruction
Current Cache
State
Next Cache
State
Bus Operation
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