參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 494/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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9-48
MPC7400 RISC Microprocessor Users Manual
MPX Bus Protocol
To ease timing requirements, devices detecting SHD0 or SHD1 should not sample these
signals beyond the second cycle after AACK, since the signals can either be released to
high-impedance or fractionally precharged in those cycles.
9.6.1.4.3 Hit (HIT) Signal and Data Intervention
The HIT signal in MPX bus mode was added to support direct cache-to-cache transfers
(also called data intervention) and local bus slaves. A device that asserts HIT in the address
retry window indicates to the system that it owns the data for the requested load, and that it
will supply the data by performing a data-only transaction. Note that the HIT signal is a
point-to-point signal between the MPC7400 and the central arbiter/memory controller. The
master that requested the load does not see the HIT signal and does not know that the data
is coming from a master or local bus slave rather than memory.
When data intervention is enabled with the L1_INTVEN or L2_INTVEN bits set in
MSSCR0, the MPC7400 attempts to intervene to service a load when it detects a snoop hit
for data it owns exclusively (modiTed or not) or data that is in the recent (R) state
Section 3.4.3, òCoherency Protocols.ó Unless ARTRY is asserted simultaneously by
another bus device, the MPC7400 requests a data-only transaction by using the DRDY
protocol described in Section 9.6.2.2.2, òData InterventionMPX Bus Mode.ó
When the MPC7400 performs data intervention, it always provides 32-bytes of intervention
data in critical double-word Trst ordering, regardless of the TSIZ[0:2] encoding or the state
of TBST for the snooped transaction. Thus, if a system implementation provides global
snoop trafTc to the MPC7400 that:
a) could result in data intervention from the MPC7400, and
b) does not consist of 32-byte transfers,
the system must either sink the entire 32-bytes of intervention data from the MPC7400, or
else disable all types data intervention in the MPC7400 with the L1_INTVEN and
L2_INTVEN bits of MSSCR0.
If a snoop is sampled by the MPC7400 with either the WT or CI signal asserted, the
MPC7400 does not assert HIT in response. If for any reason, this access with WT or CI
asserted generates a snoop hit on a cache line in the modiTed state, the MPC7400 performs
a window of opportunity-style write-with-kill push operation. This occurs if one of the
following programming errors exists:
￥
￥
A global W = 1 (write-through) page was aliased with a W = 0 (write-back) page, or
A global I = 1 (caching-inhibited) page was aliased with a I = 0 (caching-allowed)
page.
Neither of these types of aliasing are supported by the MPC7400.
Because the coherency protocol insures that only one device has the ability to supply
intervention data, an ARTRY asserted by a second device when one master is asserting HIT
can only occur when that second device cannot handle the snooping of the address due to
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