參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 402/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-10
MPC7400 RISC Microprocessor Users Manual
60x Bus Signal ConTguration
operation. Note that the address output during burst operations is not
incremented. See Section 9.3.2, òAddress Transfer.ó
Timing Comments
Assertion/NegationOccurs on the bus clock cycle after a qualiTed
bus grant (coincides with assertion of ABB and TS).
High ImpedanceOccurs one bus clock cycle after AACK is
asserted.
8.2.3.1.2 Address Bus (A[0:31])Input
Following are the state meaning and timing comments for the A[0:31] input signals.
State Meaning
Asserted/NegatedRepresents the physical address of a snoop
operation.
Timing Comments
Assertion/NegationMust be valid on the same bus clock cycle as
the assertion of TS; it is sampled by MPC7400 only on this cycle.
8.2.3.2 Address Bus Parity (AP[0:3])
The address bus parity (AP[0:3]) signals, both input and output, reect one bit of odd-byte
parity for each of the 4 bytes of address when a valid address is on the bus.
8.2.3.2.1 Address Bus Parity (AP[0:3])Output
Following are the state meaning and timing comments for the AP[0:3] output signals on the
MPC7400.
State Meaning
Asserted/NegatedRepresents odd parity for each of the 4 bytes of
the physical address for a transaction. Odd parity means that an odd
number of bits, including the parity bit, are driven high. Table 8-3
shows the address parity signal assignments. For more information,
see Section 9.3.2.1, òAddress Bus Parity.ó
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
Table 8-3. Address Parity Bit Assignments
Address Parity Bit
Address Bus Signals
AP0
A[0:7]
AP1
A[8:15]
AP2
A[16:23]
AP3
A[24:31]
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