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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 456/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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9-10
MPC7400 RISC Microprocessor Users Manual
60x Bus Protocol
9.2.1 Arbitration SignalsOverview
Arbitration for both address and data bus mastership is performed by a central, external
arbiter and, minimally, by the arbitration signals shown in Section 8.2.2, òAddress Bus
Arbitration Signals.ó Most arbiter implementations require additional signals to coordinate
bus master/slave/snooping activities. Note that while address bus busy (ABB) and data bus
busy (DBB) are bidirectional signals on other processors that implement the 60x bus, they
are output-only on the MPC7400. However, they must be connected high through pull-up
resistors, so that they remain negated when no devices have control of the buses.
The following list describes the address arbitration signals:
￥
BR (bus request)Assertion indicates that the MPC7400 is requesting mastership
of the address bus.
BG (bus grant)Assertion indicates that the MPC7400 may, with the proper
qualiTcation, assume mastership of the address bus. A qualiTed bus grant occurs
when BG is asserted and ARTRY is negated in the current and previous cycle, TS is
negated, and the internally-generated address bus busy (
abb)
signal is negated.
If the MPC7400 is parked, BR need not be asserted for the qualiTed bus grant.
￥
￥
ABB (address bus busy) Assertion by the MPC7400 indicates that the MPC7400
is the address bus master.
The following list describes the data arbitration signals:
￥
DBG (data bus grant)Indicates that the MPC7400 may, with the proper
qualiTcation, assume mastership of the data bus. A qualiTed data bus grant occurs
when DBG is asserted, ARTRY is not asserted (for the current transaction), and the
MPC7400 has a data transaction to perform.
Note that DRTRY is not implemented on the MPC7400 and thus the 60x bus mode
implemented in the MPC7400 is a 60x no-DRTRY mode protocol.
￥
DBWO (data bus write only)Assertion indicates that the MPC7400 may perform
the data bus tenure for an outstanding write address even if a read address is
pipelined before the write address. If DBWO is asserted, the MPC7400 assumes
data bus mastership for a pending data bus write operation; the MPC7400 assumes
data bus mastership for a pending read operation if this input is asserted along with
DBG and no write is pending. Care must be taken with DBWO to ensure the desired
write is queued (for example, a cache-line snoop push-out operation). See
Section 9.4.4, òUsing Data Bus Write Only (DBWO),ó for more information.
￥
DBB (data bus busy)Assertion by the MPC7400 indicates that the MPC7400 is
the data bus master. The MPC7400 always assumes data bus mastership if it needs
the data bus and is given a qualiTed data bus grant (see DBG above).
For more detailed information on the arbitration signals, refer to Section 8.2.2,
òAddress Bus Arbitration Signals,ó and Section 8.2.6, òData Bus Arbitration
Signals.ó
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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