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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 416/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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8-24
MPC7400 RISC Microprocessor Users Manual
60x/MPX Bus Protocol Signal Compatibility
8.3.1.6 Address Parity Error and Data Parity Error (APE, DPE)
The address parity and data parity error signals are not implemented in the MPC7400.
8.3.2 60x Signals Multiplexed with New MPX Bus Mode
Signals
The DBWO signal is implemented similarly on the MPC7400 as in the MPC750. In MPX
bus mode, this signal is multiplexed with the new DTI0 signal, and together with the new
DTI[1:2] signals, implements more extensive data reordering functionality. See
Section 8.4.6.2, òData Transaction Index (DTI[0:2])Input.ó
The SHD signal is implemented similarly on the MPC7400 as in the MPC604e. In MPX
bus mode, this signal is multiplexed with the new SHD0 signal, and together with the new
SHD1 signal, provides the cache coherency shared indication in a multiprocessor system.
See Section 8.2.5.3, òShared (SHD).ó
As described in Section 8.3.1.1, the ABB and DBB signals are implemented only as outputs
on the MPC7400 in 60x bus mode. In MPX bus mode, these signals are multiplexed with
the new AMON and DMON signals that provide essentially the same functionality as the
ABB and DBB outputs. However, these signals are strictly optional and may not be
implemented in subsequent products that support the MPX bus protocol.
8.3.3 New MPX Bus Mode Signals
The MPX bus modes support for data intervention and full data streaming for burst reads
and writes is realized through the addition of two new signalsHIT and DRDY. See
Section 9.6.2, òData Tenure in MPX Bus Mode,ó for a complete description of this
functionality.
The HIT signal is a point-to-point signal output from the processor or local bus slave to the
system arbiter. This signal is a snoop response valid in the address retry (ARTRY) window
(the cycle after an address acknowledge (AACK) that indicates that the MPC7400 will
supply intervention data. That is, the MPC7400 has found the data in its L1 or L2 cache that
has been requested by another masters bus transaction. Instead of asserting ARTRY and
ushing the data to memory, the MPC7400 may assert HIT to indicate that it can supply the
data directly to the other master. This functionality is enabled separately for the L1 and L2
caches by Telds in the MSSCR0 register.
The DRDY signal is also used by the MPX bus protocol to implement data intervention in
the case of a cache hit. See Section 8.4.6.3, òData Ready (DRDY)Output.ó
The SHD1 signal operates in conjunction with the SHD0 signal to indicate that a cached
item is shared. See Section 8.4.5.3, òMPX Bus Shared (SHD0, SHD1) Signals.ó
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PDF描述 |
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