參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 232/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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3-54
MPC7400 RISC Microprocessor Users Manual
L2 Cache Interface
Figure 3-34 shows the MPC7400 conTgured with a 1-Mbyte L2 cache.
Figure 3-34. Typical 1-Mbyte L2 Cache Configuration
3.7.2 L2 Cache Organization
The L2 cache tags are conTgured for four sectors (128 bytes) for every tag entry when
2 Mbyte of external SRAM is used. The L2 cache tags are conTgured for two sectors
(64-bytes) for every tag entry when 1 Mbyte of external SRAM is used. If the L2 cache is
conTgured for 256 Kbytes or 512 Kbytes of external SRAM, the tags are conTgured for one
sector (32-bytes) per tag entry.
3.7.2.1 L2 Cache Tag Status Bits
The L2 cache tag contains modiTed (M), shared (S), and valid (V) status bits for each of
the two ways and four sectors. Table 3-11 describes the supported L2 cache states.
L2ADDR[16D0]
L2DATA[0D63]
L2DP[0D7]
L2CE
L2WE
L2ZZ
L2CLK_OUTA
L2SYNC_OUT
L2SYNC_IN
L2CLK_OUTB
ADDR[16D0]
DATA[0D31]
PARITY[0D3]
E
W
ADSC
ADSP
ZZ
K
MPC7400
ADDR[16D0]
DATA[0D31]
PARITY[0D3]
E
W
ADSC
ADSP
ZZ
K
1
0
0
1
(Optional)
(Optional)
Notes
:
For a 2-Mbyte L2 cache, use address bits 17D0 (bit 0 is LSB).
For a 1-Mbyte L2 cache, use address bits 16D0 (bit 0 is LSB).
For a 512-Kbyte L2 cache, use address bits 15D0 (bit 0 is LSB).
For a 256-Kbyte L2 cache, use address bits 14D0 (bit 0 is LSB).
External clock routing should ensure that the rising edge of the L2 cache clock is
coincident at the K input of all SRAMs and at the L2SYNC_In input of the
MPC7400. The clock A network can be used solely or the clock B network can
also be used depending on loading, frequency, and number of SRAMs.
No pull-up resistors are normally required for the L2 cache interface.
The MPC7400 supports only one bank of SRAMs.
For high-speed operation, no more than two loads should be presented on each
(Optional)
128k x 36
SRAM
128k x 36
SRAM
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