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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 26/646頁(yè) |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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ILLUSTRATIONS
Figure
Number
3-15
3-16
Title
Page
Number
xxvi
MPC7400 RISC Microprocessor Users Manual
Write TransactionMPX Bus Mode, L1_INTVEN = 0b110...................................3-23
Flush Transaction State DiagramMPX Bus Mode,
L1_INTVEN = 0b110................................................................................................3-24
Clean TransactionMPX Bus Mode, L1_INTVEN = 0b110 ..................................3-24
Kill TransactionMPX Bus Mode, L1_INTVEN = 0b110......................................3-25
Read TransactionMPX Bus Mode, L1_INTVEN = 0b111....................................3-26
RWITM Transaction MPX Bus Mode, L1_INTVEN = 0b111.............................3-27
Write TransactionMPX Bus Mode, L1_INTVEN = 0b111...................................3-27
Flush TransactionMPX Bus Mode, L1_INTVEN = 0b111...................................3-28
Clean TransactionMPX Bus Mode, L1_INTVEN = 0b111 ..................................3-28
Kill TransactionMPX Bus Mode, L1_INTVEN = 0b111......................................3-29
Read Transaction Snoop Hit on the Reservation Address Register............................3-29
Reskill Transaction Snoop Hit on the Reservation Address Register.........................3-30
Transaction (other than Read or Reskill) Snoop Hit on the Reservation
Address Register.........................................................................................................3-30
Self-Generated Data Read/Read-Atomic Transaction................................................3-31
Self-Generated Data RWITM/RWITM-Atomic/Kill (Caused by dcbz Miss)
Transaction..................................................................................................................3-31
Self-Generated Kill (Caused by Write Hit on S or R) Transaction ............................3-32
Self-Generated Read (Caused by Instruction Fetch) Transaction...............................3-32
Self-Generated RCLAIM Transaction........................................................................3-33
PLRU Replacement Algorithm...................................................................................3-50
Typical 1-Mbyte L2 Cache Configuration..................................................................3-54
Pipeline Burst SRAM Timing.....................................................................................3-69
Late-Write SRAM Timing..........................................................................................3-70
PB3 SRAM Timing ....................................................................................................3-71
Double-Word Address OrderingCritical Double Word First..................................3-73
Machine Status Save/Restore Register 0 (SRR0).........................................................4-8
Machine Status Save/Restore Register 1 (SRR1).........................................................4-9
Machine State Register (MSR).....................................................................................4-9
MMU Conceptual Block Diagram32-Bit Implementations......................................5-6
MPC7400 Microprocessor IMMU Block Diagram......................................................5-7
MPC7400 Microprocessor DMMU Block Diagram.....................................................5-8
Address Translation Types .........................................................................................5-10
General Flow of Address Translation (Real Addressing Mode
and Block)...................................................................................................................5-13
General Flow of Page and Direct-Store Interface Address Translation .....................5-15
Segment Register and DTLB Organization................................................................5-26
tlbie
Instruction Execution and Bus Snooping Flow..................................................5-28
tlbsync
Instruction Execution and Bus Snooping Flow.............................................5-30
Page Address Translation FlowTLB Hit.................................................................5-32
Primary Page Table Search.........................................................................................5-36
Secondary Page Table Search Flow............................................................................5-37
3-17
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5-11
5-12
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