參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 420/646頁
文件大小： 7081K
代理商： MPC7400
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8-28
MPC7400 RISC Microprocessor Users Manual
MPX Bus Signal ConTguration
Timing Comments
AssertionSame as 60x bus interface ABB signal
NegationSame as 60x bus interface ABB signal
High ImpedanceSame as 60x bus interface ABB signal
8.4.3 Address Bus and Parity in MPX Bus Mode
The following sections describe the address bus and parity signals in MPX bus mode. The
address bus driven mode is enabled with the assertion of EMODE after HRESET negation.
Note that this selection is reected in the read-only ABD bit in the memory subsystem
control register,
MSSCR0. See Section 2.1.6, òMemory Subsystem Control Register
(MSSCR0).ó
8.4.3.1 Address Bus (A[0:31])Output
Following are the state meaning and timing comments for the address bus A[0:31] output
signals on the MPC7400 in MPX bus mode.
State Meaning
Asserted/NegatedSame as 60x bus interface
Timing Comments
Assertion/NegationSame as 60x bus interface
High ImpedanceOccurs one bus clock cycle following the
assertion of AACK unless address bus streaming is occurring and the
MPC7400 qualiTed a BG on the previous cycle.
Note that if MSSCR0[ABD] is set and MSSCR0[EMODE] is set, the
address bus is always driven on the bus clock cycle after BG is
asserted to the processor, regardless of whether the MPC7400 has a
queued transaction.
8.4.3.2 Address Bus (A[0:31])Input
Following are the state meaning and timing comments for the address bus A[0:31] input
signals on the MPC7400 in MPX bus mode.
State Meaning
Asserted/NegatedSame as 60x bus interface
Timing Comments
Assertion/NegationSame as 60x bus interface
High ImpedanceOccurs on the bus clock cycle after the assertion
of AACK unless address bus streaming is occurring and the
MPC7400 qualiTed a BG on the previous cycle.
8.4.3.3 Address Parity (AP[0:3])Output
Following are the state meaning and timing comments for the AP[0:3] output signals on the
MPC7400.
State Meaning
Asserted/NegatedSame as A[0:31]
Timing Comments
Assertion/NegationSame as A[0:31]
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