參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 471/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-25
60x Data Bus Tenure
A qualiTed data bus grant can be expressed as follows:
QDBG = DBG & (ARTRY & retriable) & (state_variables) &
dbb
(internal)
with any of the following conditions present:
￥
￥
Retriable indicates if current transaction can still be retried
State variables indicate if the data bus is being used by this master and if the
processor has already received the next-to-last TA for the current burst.
Thus, a qualiTed data bus grant occurs when DBG is asserted, ARTRY was not asserted in
the address retry window for the address phase of this transaction, and the MPC7400 is
ready to begin a data transaction. Note that in some systems, it may be possible to have a
qualiTed data bus grant as early as the clock cycle when TS is asserted.
When a data tenure overlaps with its associated address tenure, a qualiTed ARTRY
assertion coincident with a data bus grant signal does not result in data bus mastership
(DBB is not asserted). Otherwise, the MPC7400 always asserts DBB on the bus clock cycle
after recognition of a qualiTed data bus grant. Because the MPC7400 can pipeline
transactions, there may be an outstanding data bus transaction when a new address
transaction is retried. In this case, the MPC7400 becomes the data bus master to complete
the previous transaction and the ARTRY does not affect the data tenure.
9.4.1.2 Using the DBB Signal
The 60x bus protocol allows for masters that do not implement the DBB signal as an input,
such as the MPC7400. The elimination of DBB from the MPC7400 interfaces removes
logic from critical timing paths in the processor interface, allowing higher frequency bus
operation. However, this puts more responsibility on the data bus arbiter. The memory
system can control data tenure scheduling directly with DBG. It is possible to ignore the
DBB signal in the system if the DBB input is not used as the Tnal data bus allocation control
between data bus masters, and if the memory system can track the start and end of the data
tenure. If DBB is not used to signal the end of a data tenure, DBG is only asserted to the
next bus master the cycle before the cycle that the next bus master may actually begin its
data tenure. Even if DBB is ignored in the system, the MPC7400 always recognizes its own
assertion of DBB, and requires one cycle after data tenure completion to negate its own
DBB before recognizing a qualiTed data bus grant for another data tenure. If DBB is
ignored in the system, it must still be connected to a pull-up resistor on the MPC7400 to
ensure proper operation.
9.4.1.3 Data Bus Write Only (DBWO) and Data Bus Arbitration
As a result of address pipelining, the MPC7400 may have up to six data tenures queued to
perform when it receives a qualiTed DBG. Generally, the data tenures should be performed
in strict order (the same order) as their address tenures were performed. The MPC7400,
however, also supports a limited out-of-order capability with the data bus write only
(DBWO) input signal. When recognized on the clock of a qualiTed DBG, DBWO may
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