參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 69/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 1. Overview
1-23
MPC7400 Microprocessor: Implementation
1.2.6.2.2 Clocking
For functional operation, the MPC7400 uses a single clock input signal, SYSCLK, from
which clocking is derived for the processor core, the L2 interface, and the MPX bus
interface. Additionally, internal clock information is made available at the pins to support
debug and development.
The MPC7400s clocking structure supports a wide range processor-to-bus clock ratios.
The internal processor core clock is synchronized to SYSCLK
PLL. The PLL_CFG[0D3] signals are used to program the internal clock rate to a multiple
of SYSCLK as deTned in the MPC7400 hardware speciTcation. The bus clock is
maintained at the same frequency as SYSCLK. SYSCLK does not need to be a 50%
duty-cycle signal.
describes the PowerPC instruction set and addressing modes for the PowerPC
operating environment architecture, and deTnes and describes the PowerPC
instructions implemented in the MPC7400. The information in this section is
described more fully in Chapter 2, òProgramming Model.ó
with the aid of a VCO-based
The MPC7400 generates the clock for the external L2 synchronous data RAMs. The clock
frequency for the RAMs is divided down from (and phase-locked to) the core clock
frequency of MPC7400. The core-to-L2 frequency divisor for the L2 PLL is selected
through L2CR[L2CLK]. The L2 RAM frequency can be divided down by 1, 1.5, 2, 2.5, 3,
3.5, or 4 from the core operating frequency.
1.3 MPC7400 Microprocessor: Implementation
The PowerPC architecture is derived from the POWER architecture (Performance
Optimized with Enhanced RISC architecture). The PowerPC architecture shares the
beneTts of the POWER architecture optimized for single-chip implementations. The
PowerPC architecture design facilitates parallel instruction execution and is scalable to take
advantage of future technological gains.
This section describes the PowerPC architecture in general, and speciTc details about the
implementation of the MPC7400 as a low-power, 32-bit member of the PowerPC processor
family. The structure of this section follows the organization of the users manual; each
subsection provides an overview of each chapter.
￥
Registers and programming modelSection 1.4, òPowerPC Registers and
Programming Model,ó describes the registers for the operating environment
architecture common among PowerPC processors and describes the programming
model. It also describes the registers that are unique to the MPC7400. The
information in this section is described more fully in Chapter 2, òProgramming
Model.ó
D Instruction set and addressing modesSection 1.5, òInstruction Set,ó
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