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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 122/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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2-30
MPC7400 RISC Microprocessor Users Manual
The MPC7400 Processor Register Set
12
L2WT
L2 write-through. Setting L2WT selects write-through mode (rather than the default write-back
mode) so all writes to the L2 cache also write through to the system bus. For these writes, the
L2 cache entry is always marked as clean (valid unmodiTed) rather than dirty (valid modiTed).
This bit must never be asserted after the L2 cache has been enabled as previously-modiTed
lines can get remarked as clean during normal operation.
13
L2TS
L2 test support. Setting L2TS causes cache block pushes from the L1 data cache that result
from
dcbf
and
dcbst
instructions to be written only into the L2 cache and marked valid, rather
than being written only to the system bus and marked invalid in the L2 cache in case of a hit.
This bit allows a
dcbz
/
dcbf
instruction sequence to be used with the L1 cache enabled to
easily initialize the L2 cache with any address and data information. This bit also keeps
dcbz
instructions from being broadcast on the system and single-beat cacheable store misses in
the L2 from being written to the system bus.
14D15
L2OH
L2 output hold. These bits conTgure output hold time for address, data, and control signals
driven by the MPC7400 to the L2 data RAMs. They should generally be set according to the
SRAMs input hold time requirements, for which late-write SRAMs usually differ from
ow-through or burst SRAMs.
00 Shortest output hold, recommended for pipelined burst SRAM
01 Second output hold
10 Third output hold, recommended for pipelined late-write synchronous burst SRAM
10 Longest output hold
For speciTc times on the SRAM see the MPC7400 hardware speciTcation.
16
L2SL
L2 DLL slow. Setting L2SL increases the delay of each tap of the DLL delay line. It is intended
to increase the delay through the DLL to accommodate slower L2 RAM bus frequencies.
Generally, L2SL should be set if the L2 RAM interface is operated below 100 MHz.
17
L2DF
L2 differential clock. Setting L2DF conTgures the two clock-out signals (L2CLK_OUTA and
L2CLK_OUTB) of the L2 interface to operate as one differential clock. In this mode, the B
clock is driven as the logical complement of the A clock. This mode supports the differential
clock requirements of late-write SRAMs. Generally, this bit should be set when late-write
SRAMs are used.
18
L2BYP
L2 DLL bypass. The DLL unit receives three input clocks:
￥ A square-wave clock from the PLL unit to phase adjust and export
￥ A non-square-wave clock for the internal phase reference
￥ A feedback clock (L2SYNC_IN) for the external phase reference.
Asserting L2BYP causes clock #2 to be used as clocks #1 and #2. (Clock #2 is the actual
clock used by the registers of the L2 interface circuitry.) L2BYP is intended for use when the
PLL is being bypassed. If the PLL is being bypassed, the DLL must be operated in divide-by-1
mode, and SYSCLK must be fast enough for the DLL to support.
19
L2FA
L2 ush assist (for software ush). When this bit is negated, all lines castout from the dL1
which have a state of CDMRSV = 01xxx1 (that is, the C-bit is negated), will not allocate in the
L2 if they miss. Asserting this bit forces every castout from the dL1 to allocate an entry in the
L2 if that castout misses in the L2 regardless of the state of the C-bit. The L2FA bit must be set
and the L2IO bit must be cleared in order to use the software ush algorithm.
Table 2-17. L2CR Field Descriptions (Continued)
Bits
Name
Function
相關PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
| MPC823RG | MPC823e Mobile Computing Microprocessor |
| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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