參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 464/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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9-18
MPC7400 RISC Microprocessor Users Manual
60x Address Bus Tenure
In 60x bus mode, the MPC7400 only supports bursting for cache block transfers (4 double
words). In 60x bus mode, quad-word AltiVec loads and stores are split into two separate
8-byte, single-beat transactions on the system bus. Table 9-2 deTnes the TBST and
TSIZ[0:2] encodings used by the MPC7400 in 60x bus mode.
The basic coherency size of the bus is deTned to be 32 bytes (corresponding to one cache
line). Data transfers that cross an aligned, 32-byte boundary either must present a new
address onto the bus at that boundary (for coherency consideration) or must operate as
noncoherent data with respect to the MPC7400. The MPC7400 never generates a bus
transaction with a transfer size of 5 bytes, 6 bytes, or 7 bytes.
For operations generated by the
eciwx
/
ecowx
instructions, a transfer size of 4 bytes is
implied, and the TBST and TSIZ[0:2] signals are redeTned to specify the resource ID
(RID). The RID is copied from bits 28D31 of the external access register (EAR). For these
operations, the TBST signal carries the EAR[28] data without inversion (active high).
Table 9-2. TBST and TSIZ[0:2] Encodings in 60x Bus Mode
TBST
TSIZ0
TSIZ1
TSIZ2
Transfer Size
Asserted
0
0
0
undefined
Asserted
0
0
1
undefined
Asserted
0
1
0
4 double-word burst
Asserted
0
1
1
undefined
Asserted
1
0
0
undefined
Asserted
1
0
1
undefined
Asserted
1
1
0
undefined
Asserted
1
1
1
undefined
Negated
0
0
0
8 bytes
Negated
0
0
1
1 byte
Negated
0
1
0
2 bytes
Negated
0
1
1
3 bytes
Negated
1
0
0
4 bytes
Negated
1
0
1
5 bytes (N/A)
Negated
1
1
0
6 bytes (N/A)
Negated
1
1
1
7 bytes (N/A)
Notes:
3-byte transfers may be requested by the MPC7400 starting at
any byte address within the double word from byte address 0 to
byte address 5.
4-byte transfers may be requested by MPC7400 starting at any
byte address within the double word from byte address 0 to
byte address 4.
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