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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 433/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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Chapter 8. Signal Descriptions
8-41
Non-Protocol Signal Descriptions
8.5.1.3.1
L2 Data Parity (L2DP[0:7])
Output
Following are the state meaning and timing comments for the L2 data parity output signals.
State Meaning
Asserted/NegatedRepresents odd parity for each of the 8 bytes of
L2 cache data during write transactions. Odd parity means that an
odd number of bits, including the parity bit, are driven high. Note
that parity bit 0 is associated with bits 0:7 (byte lane 0) of the
L2DATA bus.
Timing Comments
Assertion/NegationThe same as L2DATA[0:63].
High ImpedanceThe same as L2DATA[0:63].
8.5.1.3.2
L2 Data Parity (L2DP[0:7])
Input
Following are the state meaning and timing comments for the L2 parity input signals.
State Meaning
Asserted/NegatedRepresents odd parity for each byte of L2 cache
read data.
Timing Comments
Assertion/NegationThe same as L2DATA[0:63]
8.5.2 L2 Cache Clock/Control
The following sections describe the L2 clock and control signals.
8.5.2.1 L2 Chip Enable (L2CE)Output
Following are the state meaning and timing comments for the L2CE signal.
State Meaning
AssertedIndicates that the L2 cache memory devices are being
selected for a read or write operation.
NegatedIndicates that the MPC7400 is not selecting the L2 cache
memory devices for a read or write operation.
Timing Comments
Assertion/NegationMay occur on any cycle. L2CE is driven high
during HRESET assertion.
8.5.2.2 L2 Write Enable (L2WE)Output
Following are the state meaning and timing comments for the L2WE signal.
State Meaning
AssertedIndicates that the MPC7400 is performing a write
operation to the L2 cache memory.
NegatedIndicates that the MPC7400 is not performing an L2
cache memory write operation.
Timing Comments
Assertion/NegationMay occur on any cycle. L2WE is driven high
during HRESET assertion.
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