參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 435/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-43
Non-Protocol Signal Descriptions
Timing Comments
Assertion/NegationRefer to the MPC7400 hardware
specifications
for timing comments. The routing of this signal on the
printed circuit board should ensure that the rising edge at
L2SYNC_IN is coincident with the rising edge of the clock at the
clock input of the L2 cache memory devices.
8.5.2.7 L2 Low-Power Mode Enable (L2ZZ)Output
Following are the state meaning and timing comments for the L2ZZ signal.
State Meaning
Asserted/NegatedEnables low-power mode for certain L2 cache
memory devices. Operation of the signal is enabled through the
L2CR.
Timing Comments
Assertion/NegationOccurs synchronously with the L2 clock when
the MPC7400 enters and exits the nap or sleep power modes; after
negation of this signal, at least two L2 clock cycles must elapse
before L2 cache operations can resume. The L2ZZ signal is driven
low during assertion of HRESET.
8.5.3 Interrupts/Reset Signals
Most system status signals are input signals that indicate when exceptions are received,
when checkstop conditions have occurred, and when the MPC7400 must be reset. The
MPC7400 generates the output signal, CKSTP_OUT, when it detects a checkstop
condition. For a detailed description of these signals, see Section 9.7, òInterrupt,
Checkstop, and Reset Signal Interactions.ó
8.5.3.1 Interrupt (INT)Input
The interrupt (INT) signal is an input signal on the MPC7400. Following are the state
meaning and timing comments for the INT signal.
State Meaning
AssertedIndicates that the MPC7400 should initiate an external
interrupt if enabled in the MSR.
NegatedIndicates that the interrupt is not being requested.
Timing Comments
AssertionMay occur at any time asynchronously to SYSCLK; The
INT input is level-activated.
NegationShould not occur until after the interrupt is taken.
8.5.3.2 System Management Interrupt (SMI)Input
The system management interrupt (SMI) signal is an input signal on the MPC7400.
Following are the state meaning and timing comments for the SMI signal.
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