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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 459/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 9. System Interface Operation
9-13
60x Address Bus Tenure
9.3.1.2 Bus Parking
External arbiters must allow only one device at a time to be the address bus master. In
systems where no other device can be a master, BG can be grounded (always asserted) to
grant continually mastership of the address bus to the MPC7400 (called bus parking).
If the MPC7400 asserts BR before the external arbiter asserts BG, the MPC7400 is
considered to be unparked, as shown in Figure 9-4. Figure 9-5 shows the parked case,
where a qualiTed bus grant exists on the clock edge following a
need_bus
condition. Notice
that the bus clock cycle required for arbitration is eliminated if the MPC7400 is parked,
reducing overall memory latency for a transaction. The MPC7400 always negates ABB for
at least one bus clock cycle after AACK is asserted, even if it is parked and has another
transaction pending.
The MPC7400 qualiTes BG in 60x bus mode with the negation of an internally generated
ABB as well as the previously deTned terms before accepting address bus ownership
.
Thus,
the qualiTed bus grant (QBG) is as follows:
QBG = BG & ARTRY & TS & (latched state variables) &
abb
(internally generated)
where òl(fā)atched state variablesó include latched ARTRY. Thus, a qualiTed bus grant occurs
when BG is asserted, ARTRY is not asserted in the current or in the preceding cycle, and
TS is not asserted by this or any other processor.
The negation of ABB indicates that the MPC7400 is not currently using the address bus.
The negation of ARTRY indicates that the address retry window for any just-completed
address tenure has passed. The ARTRY input is only monitored for a qualiTed bus grant on
the cycle after the assertion of AACK. (Note that, in general, the sampling of ARTRY may
require qualiTcation since ARTRY may be set to the high-impedance state the 2nd cycle
following the assertion of AACK and cannot be sampled reliably on that clock.) Upon
recognizing a qualiTed bus grant, the processor takes address bus mastership by asserting
ABB and negating BR (non-parked case). At this time or later, the processor drives the
address and transfer attributes for the requested access and asserts TS to indicate the start
of a new transaction. Note that the MPC7400 may not be ready to immediately assert TS
after a qualiTed BG. The timing of TS may be dependent on resource constraints and may
require forward progress on the data bus.
Typically, bus parking is provided to the device that was the most recent bus master;
however, system designers may choose other schemes such as providing unrequested bus
grants in situations where it is easy to predict correctly the next device requesting bus
mastership.
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