參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 406/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-14
MPC7400 RISC Microprocessor Users Manual
60x Bus Signal ConTguration
8.2.4.5.2 Global (GBL)Input
Following are the state meaning and timing comments for the GBL input signal.
State Meaning
AssertedIndicates that a transaction must be snooped by the
MPC7400.
NegatedIndicates that a transaction must not be snooped by the
MPC7400.
Timing Comments
Assertion/NegationThe same as A[0:31].
8.2.4.6 Write-Through (WT)Output
The write-through (WT) signal is an output signal on the MPC7400 in 60x bus mode.
Following are the state meaning and timing comments for the WT signal in 60x bus mode.
State Meaning
AssertedIndicates that a single-beat write transaction is
write-through, reecting the value of the W bit for the block or page
that contains the address of the current transaction (except during
certain data cache, memory synchronization, TLB management, and
external control operations as described in Table 3-14).
Note that on the MPC750, WT assertion during a read operation
indicates an instruction fetch. The MPC7400 does not use WT to
indicate instruction fetches. Instead, the MPC7400 uses the TT0
signal (if HID0[IFFT] = 1) to indicate an instruction fetch.
NegatedIndicates that a write transaction is not write-through.
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
8.2.4.7 Cache Inhibit (CI)Output
The cache inhibit (CI) signal is an output signal on the MPC7400 in 60x bus mode.
Following are the state meaning and timing comments for the CI signal in 60x bus mode.
State Meaning
AssertedIndicates that a single-beat transfer is not cached,
reecting the setting of the I bit for the block or page that contains
the address of the current transaction (except during certain data
cache, memory synchronization, TLB management, and external
control operations as described in Table 3-14).
NegatedIndicates that a burst transfer allocates an MPC7400 data
cache block.
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
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