參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 440/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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8-48
MPC7400 RISC Microprocessor Users Manual
Non-Protocol Signal Descriptions
Driven Mode,ó for more information. Note that address bus driven mode is only available
in MPX bus mode.
Following are the state meaning and timing comments for the EMODE signals.
State Meaning
AssertedSampled at HRESET negation to select the bus mode. If
EMODE is asserted at HRESET negation, MPX bus mode is
selected.
Additionally, if MPX mode is selected, EMODE is used after
HRESET negation to select address bus driven mode. Address bus
driven mode causes the MPC7400 to drive the address bus whenever
BG is asserted independent of whether the MPC7400 has a bus
transaction to run or not.
NegatedIf EMODE is negated at the negation of HRESET, 60x
bus mode is selected. Addtionally, if EMODE remains negated after
HRESET negation (in MPX bus mode), then the address bus driven
mode is not selected. The state of EMODE after HRESET negation
is ignored in 60x bus mode.
Timing Comments
Assertion/NegationMay be tied high to select 60x bus interface
operation; may be tied to HRESET to select MPX bus interface
operation (without address bus driven mode); may be tied low to
select MPX bus plus address bus driven mode.
8.5.5 Clock Control Signals
The MPC7400 clock signal inputs determine the system clock frequency and provide a
exible clocking scheme that allows the processor to operate at an integer multiple of the
system clock frequency.
Refer to the MPC7400 hardware specification for the exact timing relationships of the
clock signals and other signals.
8.5.5.1 System Clock (SYSCLK)Input
The MPC7400 requires a single system clock (SYSCLK) input. This input sets the
frequency of operation for the bus interface. Internally, the MPC7400 uses a phase-locked
loop (PLL) circuit to generate a master clock for all the CPU circuitry (including the bus
interface circuitry) which is phase-locked to the SYSCLK input. The master clock may be
set to an integer or half-integer multiple of the SYSCLK frequency as deTned in the
MPC7400 hardware specification, allowing the CPU core to operate at an equal or greater
frequency than the bus interface.
Following are the state meaning and timing comments for the SYSCLK signals.
State Meaning
Asserted/NegatedThe SYSCLK input is the primary clock input
for the MPC7400 and represents the bus clock frequency for
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