參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 62/646頁
文件大小： 7081K
代理商： MPC7400
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1-16
MPC7400 RISC Microprocessor Users Manual
MPC7400 Microprocessor Features
1.2.4 On-Chip Instruction and Data Caches
The MPC7400 implements separate L1 instruction and data caches. Each cache is 32-Kbyte
and eight-way set associative. As deTned by the PowerPC architecture, they are physically
indexed. Each cache block contains eight contiguous words from memory that are loaded
from an 8-word boundary (that is, bits EA[27D31] are zeros); thus, a cache block never
crosses a page boundary. An entire cache block can be updated by a four-beat burst load
across a 64-bit system bus. Misaligned accesses across a page boundary can incur a
performance penalty. Caches are nonblocking, write-back caches with hardware support
for reloading on cache misses. The critical double word is transferred on the Trst beat and
is simultaneously written to the cache and forwarded to the requesting unit, minimizing
stalls due to load delays. The cache being loaded is not blocked to internal accesses while
the load completes.
The MPC7400 cache organization is shown in Figure 1-2.
Figure 1-2. L1 Cache Organization
Within one cycle, the data cache provides quad-word access to the LSU. Like the
instruction cache, the data cache can be invalidated all at once or on a per-cache-block
basis. The data cache can be disabled and invalidated by clearing HID0[DCE] and setting
HID0[DCFI]. The data cache can be locked by setting HID0[DLOCK]. The data cache tags
are dual-ported, so a load or store can occur simultaneously with a snoop.
Within one cycle, the instruction cache provides up to four instructions to the instruction
queue. The instruction cache can be invalidated entirely or on a cache-block basis. The
instruction cache can be disabled and invalidated by clearing HID0[ICE] and setting
8 Words/Block
128 Sets
Block 5
Block 6
Block 7
Block 4
Address Tag 4
Address Tag 5
Address Tag 6
Address Tag 7
Block 1
Block 2
Block 3
Block 0
Address Tag 0
Address Tag 1
Address Tag 2
Address Tag 3
State
State
State
Words [0D7]
State
Words [0D7]
Words [0D7]
Words [0D7]
State
State
State
Words [0D7]
State
Words [0D7]
Words [0D7]
Words [0D7]
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PDF描述
MPC745 32-Bit Microprocessor(32位微處理器)
MPC801 32-Bit Microprocessor(32位微處理器)
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MPC74-103K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
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