參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 244/646頁
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代理商： MPC7400
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3-66
MPC7400 RISC Microprocessor Users Manual
L2 Cache Interface
allowing a
dcbz
/
dcbf
loop to initialize the L2 cache with address and data information, and
then allowing various read/write operations to test the L2 cache data RAMs and/or tags.
3.7.7.1 Testing Overall L2 Cache Operation
One method for testing overall L2 cache operation is to enable the caches for normal
operation and run a comprehensive program designed to exercise all the caches, including
L2 reload and castout activity. The performance monitors may be used to monitor hits,
misses, and castouts of cacheable operations.
3.7.7.2 Testing L2 Cache External SRAMs
The L2 cache external SRAMs may be tested using the following procedure:
1. Disable address translation (MSR[DR] = 0) to invoke the default WIMG setting of
0b0011.
2. Set L2CR[L2DO] and L2CR[L2TS], and perform a global invalidation of the L1
data cache and the L2 cache. The L1 instruction cache can remain enabled to
improve execution efTciency.
3. Enable the L2 cache and the L1 data cache.
4. Execute a series of
dcbz
and
dcbf
instructions to initialize the cache with a
sequential range of addresses and with cache data consisting of zeroes. Although the
L2 cache is in data-only mode at this point, instruction accesses may still hit in the
L2 cache, so ensure that the sequential range of addresses selected does not overlap
with any existing instruction address space.
5. Invalidate and lock the L1 data cache.
6. Perform a series of store and load operations using a variety of non-zero bit patterns
to test for stuck bits and pattern sensitivities in the L2 cache SRAMs. These loads
and stores should be in the range of addresses used to initialize the caches in step 4
so that each access hits in the L2 cache.
3.7.7.3 Testing L2 Cache Tags
The L2 cache internal tags may be tested using the following procedure:
1. Disable address translation (MSR[DR] = 0) to invoke the default WIMG setting of
0b0011.
2. Set L2CR[L2DO] and L2CR[L2TS], and perform a global invalidation of the L1
data cache and the L2 cache. The L1 instruction cache can remain enabled to
improve execution efTciency.
3. Enable the L2 cache and the L1 data cache.
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