參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 313/646頁
文件大小： 7081K
代理商： MPC7400
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Chapter 5. Memory Management
5-29
Memory Segment Model
TLB entries (both the ITLB and DTLB entries indexed by EA[14:19]), and internally mark
all accesses with previously translated addresses.
The
tlbie
instruction does not affect the instruction fetch operationthat is, the prefetch
buffer is not purged and the machine does not cause these instructions to be refetched.
5.4.3.2.2 tlbsync Instruction
The
tlbsync
instruction ensures that all previous
tlbie
instructions executed by the system
have completed. SpeciTcally,
tlbsync
causes a global (M = 1) TLBSYNC address-only
transaction (TT[0:4] = 01001) on the bus if that processor has completed all previous
tlbie
instructions and any memory operations based on the contents of those invalidated TLB
entires have propagated through to completion.
Execution of a
tlbsync
instruction affects outstanding VTQ operations in the same way as
a
sync
instruction, (see Chapter 7, òThe AltiVec Technology Implementationó) with the
following additional effect: an outstanding table search operation for a VTQ-initiated
access is cancelled when
tlbsync
is dispatched to the LSU, possibly causing a line fetch
skip as described in Section 5.4.5, òPage Table Search Operation.ó
The
tlbsync
instruction does not complete until it is the oldest instruction presented to the
on-chip memory subsystem. This occurs when all of the following conditions exist:
￥
The
tlbsync
instruction is the oldest instruction in the store queue,
￥
The instruction and data cache reload tables are idle, and
￥
There are no outstanding table search operations (note that a table search operation
for a VTQ-initiated access may have been cancelled as described above).
Figure 5-9 shows the ow of events caused by execution of the
tlbsync
instruction as well
as the actions taken by the MPC7400 when a TLBSYNC transaction is detected on the
processor bus.
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