參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 427/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-35
MPX Bus Signal ConTguration
Following are the state meaning and timing comments for the HIT signal.
State Meaning
AssertedThe MPC7400 has the requested data in its cache and will
supply it through a data-only transaction. HIT is asserted for a
second cycle if the snoop data does not need to be forwarded to
memory because it was not modiTed.
NegatedThe MPC7400 cannot provide data for a snoop request
through the HIT intervention protocol.
Timing Comments
AssertedLike other snoop responses, HIT can be driven as soon as
the second cycle after TS. If AACK is delayed, the response needs to
be held until the cycle after AACK (for example, HIT is asserted with
the same timing as ARTRY).
HIT is held asserted for one cycle beyond the assertion of AACK if
the snoop hit data is modiTed and must be forwarded to memory.
HIT is asserted for two cycles beyond the assertion of AACK if the
snoop hit data is not modiTed and does not need to be forwarded to
memory.
window (one cycle after AACK for modiTed data and two cycles
after AACK for non-modiTed data) unless it must be asserted again
immediately for another snoop response.
8.4.6 Data Bus Arbitration Signals
The data bus arbitration signals for MPX bus mode operate similarly to 60x bus mode
except as noted in the following subsections. See Section 9.6.2.1, òData Bus Arbitration
Phase in MPX Bus Mode,ó for more information about data bus arbitration in MPX bus
mode.
8.4.6.1 Data Bus Grant (DBG)Input
The data bus grant (DBG) signal is an input signal on the MPC7400. Following are the state
meaning and timing comments for the DBG signal in MPX bus mode.
State Meaning
AssertedSame as 60x bus interface, except that data streaming is
allowed in MPX bus mode.
NegatedSame as 60x bus interface
Timing Comments
AssertionSame as 60x bus interface
NegationSame as 60x bus interface
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