參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 526/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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11-8
MPC7400 RISC Microprocessor Users Manual
Special-Purpose Registers Used by the Performance Monitor
Bit settings for MMCR1 are shown in Table 11-4. The corresponding events are described
in Section 11.3.2.2, òPerformance Monitor Counter Registers (PMC1DPMC4).ó
MMCR1 can be accessed with the
mtspr
and
mfspr
instructions using SPR 956. User-level
software can read the contents of MMCR1 by issuing an
mfspr
instruction to UMMCR1,
described in Section 11.3.1.6, òUser Monitor Mode Control Register 2 (UMMCR2).ó
11.3.1.4 User Monitor Mode Control Register 1 (UMMCR1)
The contents of MMCR1 are reected to UMMCR1, which can be read by user-level
software. MMCR1 can be accessed with
mfspr
using SPR 940.
11.3.1.5 Monitor Mode Control Register 2 (MMCR2)
The monitor mode control register 2 (MMCR2), shown in Figure 11-3, provides bits for
masking PMON_IN and SMI, and for extending the range of MMCR0[THRESHOLD].
Figure 11-3. Monitor Mode Control Register 2 (MMCR2)
Table 11-5 describes MMCR2 fields.
Table 11-4. MMCR1 Field Descriptions
Bits
Name
Description
0D4
PMC3SELECT
PMC3 selector. Contains a code (one of at most 32 values) that identiTes the event to
be counted in PMC3. See Table 11-10.
5D9
PMC4SELECT
PMC4 selector. Contains a code (one of at most 32 values) that identiTes the event to
be counted in PMC4. See Table 11-11.
10D31
Reserved
Table 11-5. MMCR2 Field Descriptions
Bits
Name
Description
0
THRESHMULT
Threshold multiplier. Used to extend the range of the THRESHOLD Teld, MMCR0[10D15].
0 Threshold Teld is multiplied by 2
1 Threshold Teld is multiplied by 32
1
SMCNTENABLE
SMCNTENABLE is used to mask the request from a peripheral performance monitor.
0 Ignore PMON_IN.
1 Start counting when PMON_IN is asserted.
Note that counting is subject to other enabling control bits in MMCR0.
0
1
2
3
4
31
SMCNTENABLE
SMINTENABLE
THRESHMULT
ê 0
êê
0 0 0 0
êê
0 0 0 0
êê
0 0 0 0
êê
0 0 0 0
êê
0 0 0 0
êê
0 0 0 0
êê
0 0 0 0 êê
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