參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 182/646頁
文件大小： 7081K
代理商： MPC7400
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3-4
MPC7400 RISC Microprocessor Users Manual
L1 Instruction and Data Caches
masters. The bus interface unit receives requests for bus operations from the instruction and
data caches, and executes the operations per the 60x or MPX bus protocol. The BIU
provides address queues, prioritizing logic, and bus control logic. The BIU captures snoop
addresses for data cache, address queue, and memory reservation (
lwarx
and
stwcx.
)
operations.
The memory subsystem provides an eight-entry data reload table (dRLT) and an associated
eight-entry data reload buffer (dRLDB) for performing loads and store reloads and store
miss merging. A four-entry load fold queue (LFQ) holds consecutive load misses to
outstanding load miss operations. A four-entry L1 operation queue (L1OPQ) holds
outstanding
cache
operations,
cast-outs,
caching-allowed/write-through stores. An eight-entry L1 write data buffer holds data for
cast-outs and caching-inhibited or caching-allowed/write-through stores. A two-entry
instruction reload table (iRLT) and an associated two-entry instruction reload buffer
(iRLDB) performs instruction cache miss reloads and holds the instruction until it is
reloaded into the L2 cache.
and
caching-inhibited
or
The data cache supplies data to the general-purpose registers (GPRs), oating-point
registers (FPRs), and vector registers (VRs) by means of the load/store unit (LSU). The
MPC7400s LSU is directly coupled to the data cache to allow efTcient movement of data
to and from the GPRs, FPRs, and VRs. The LSU provides all logic required to calculate
effective addresses, handles data alignment to and from the data cache, and provides
sequencing for load and store string and multiple operations. Write operations to the data
cache can be performed on a byte, half word, word, double word, or quad-word basis.
The instruction cache provides a 128-bit interface to the instruction unit, so four
instructions can be made available to the instruction unit in a single clock cycle. The
instruction unit accesses the instruction cache frequently in order to sustain the high
throughput provided by the six-entry instruction queue.
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