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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 493/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 9. System Interface Operation
9-47
MPX Bus Protocol
9.6.1.4.2 Shared (SHD0, SHD1) Signals for MPX Bus Mode
In 60x bus mode the shared response (SHD) is multiplexed with the SHD0 output signal as
described in Section 8.4.5.3, òMPX Bus Shared (SHD0, SHD1) Signals.ó The shared
response for the MPC7400 in MPX bus mode is divided into two separate output signals,
SHD0 and SHD1. The MPX bus mode requires two signals because address tenures may
be produced every other cycle in this mode. Because the shared response must be driven
negated between assertions, and since multiple devices may drive a shared response in a
given address retry window, it is necessary to release the shared signal to high-impedance
after asserting it, drive it negated, and then release it to high-impedance again. Timing
requirements make this very difTcult for a single signal that may need to be asserted on the
second cycle after a previous assertion.
If the MPC7400 needs to assert a shared snoop response and SHD0 was not asserted in any
of the three cycles prior to the address retry window for the current transaction, then it
asserts SHD0 during the address retry window. If SHD0 was asserted in the three cycles
before the shared response needs to be asserted, then the MPC7400 asserts SHD1 instead.
A master observing the snoop response must consider the shared response asserted if either
SHD0 or SHD1 is asserted.
The timing for the release to high-impedance, negating, and re-release to high-impedance,
of SHD0 and SHD1 may vary. To ensure compatibility with the standard 60x interface in
which SHDx might need to be asserted up to every three bus cycles, the MPC7400
implements the 60x-style timing for both SHD0 and SHD1; that is SHD0 and SHD1 have
the same timing as ARTRY, in which the signal is released to high-impedance for a fraction
of a cycle, then negated for up to an entire cycle (crossing a bus cycle boundary) before
being released to high-impedance again. Note that future implementations with the MPX
protocol may deTne this timing differently. The MPC7400 does not assert either SHD0 or
SHD1 as outputs to be asserted more often than every fourth bus clock cycle. Addtionally,
it does not allow either SHD0 or SHD1 as inputs to be asserted more often than every fourth
bus clock cycle. See Figure 9-23.
_
Figure 9-23. SHD0 and SHD1 Negation Timing
SYSCLK
SHD0
1
2
3
4
SHD0 or SHD1
(used in MPX
bus mode)
(60x bus timing)
0
Cycle
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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