參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 64/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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1-18
MPC7400 RISC Microprocessor Users Manual
MPC7400 Microprocessor Features
1.2.6 System Interface/Bus Interface Unit (BIU)
The MPC7400 processor bus interface is based on the 60x bus, but it includes several
features that allow it to provide signiTcantly higher memory bandwidth. The MPC7400 can
be conTgured to support either an MPC750-compatible 60x mode or an expanded bus mode
called MPX bus mode.
The MPC7400 has a separate address and data bus, each with its own set of arbitration and
control signals. This allows for the decoupling of the data tenure from the address tenure of
a transaction, and provides for a wide range of system bus implementations including:
￥
￥
￥
￥
Non-pipelined bus operation
Pipelined bus operation
Split transaction operation
Enveloped cache line push
The MPC7400 supports only the normal memory-mapped address segments deTned in the
PowerPC architecture. Access to direct store segments results in a DSI exception.
A summary of 60x bus interface features are listed below:
￥
￥
￥
32-bit address bus (plus 4 bits of odd parity)
64-bit data bus (plus 8 bits of odd parity); a 32-bit data bus mode is not provided
Supports two cache coherency protocols:
Three-state (MEI) similar to the MPC750
Four-state (MESI) similar to the MPC604 processors
On-chip snooping to maintain L1 data cache and L2 cache coherency for
multiprocessing applications
Supports address-only transfers (useful for a variety of broadcast operations in
multiprocessor applications)
Support for limited out-of-order transactions
Support for up to seven transactions (six pending plus one data tenure in progress)
TTL-compatible interface
￥
￥
￥
￥
￥
In addition to the 60x bus features, to gain increased performance, the MPX bus mode has
the following features:
￥
Increased address bus bandwidth by eliminating dead cycles under some
circumstances
Full data streaming for burst reads and burst writes
Increased levels of address pipelining
Support for full out-of-order transactions
Support for data intervention in multiprocessing systems
￥
￥
￥
￥
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