參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 448/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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9-2
MPC7400 RISC Microprocessor Users Manual
MPC7400 System Interface Overview
9.1.1 MPC7400 Bus Operation Features
The MPC7400 has a separate address and data bus, each with its own set of arbitration and
control signals. This allows for the decoupling of the data tenure from the address tenure of
a transaction and provides for a wide range of system bus implementations including:
￥
￥
￥
￥
Nonpipelined bus operation
Pipelined bus operation
Split transaction operation
Enveloped transaction operation
The MPC7400 supports only the normal memory-mapped address segments deTned in the
PowerPC architecture. Access to direct-store segments results in a DSI exception.
9.1.1.1 60x Bus Features
The following list summarizes the 60x bus interface features:
￥
￥
￥
32-bit address bus (plus 4 bits of odd parity)
64-bit data bus (plus 8 bits of odd parity); a 32-bit data bus mode is not provided
Support for two cache coherency protocols:
Three-state (MEI) similar to the MPC750
Four-state (MESI) similar to the MPC604 processors
On-chip snooping to maintain L1 data cache and L2 cache coherency for
multiprocessing applications
Support for address-only transfers (useful for a variety of broadcast operations in
multiprocessor applications)
Support for limited out-of-order transactions
Support for up to seven outstanding transactions (six pending plus one data tenure
in progress).
TTL-compatible interface
￥
￥
￥
￥
￥
9.1.1.2 MPX Bus Features
The MPX bus mode provides increased performance over the 60x bus mode.
The following list summarizes the MPX bus mode features:
￥
Increased address bus bandwidth by eliminating dead cycles under some
circumstances
Full data streaming for reads and writes under some circumstances
Support for full out-of-order transactions
Support for data intervention in multiprocessing systems
￥
￥
￥
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