參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 538/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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11-20
MPC7400 RISC Microprocessor Users Manual
Event Selection
11.5.4 PMC4 Events
Bits MMCR1[5D9] specify events associated with PMC4, as shown in Table 11-11.
Table 11-11. PMC4 EventsMMCR1[5D9] Select Encodings
Number
Event
Description
0 (0_0000)
Nothing
Register counter holds current value.
1 (0_0001)
Processor cycles
Counts every processor cycle.
2 (0_0010)
Instructions
completed
Counts completed instructions. Does not include folded branches. 0, 1, or 2
instructions per cycle.
3 (0_0011)
TBL bit transitions
Count transitions from 0 to 1 of TBL bits speciTed through MMCR0[TBSEL]
4 (0_0100)
Instructions
dispatched
Counts dispatched instructions. 0, 1, or 2 instructions per cycle.
5 (0_0101)
Mispredicted
branches
Counts mispredicted branches
6 (0_0110)
DTLB tablewalk
cycles
Counts cycles spent performing table searches for the DTLB. Does not include
cycles performing
dst
x
-initiated table searches.
7 (0_0111)
VFPU instructions
completed
Counts instructions completed by the VFPU. 0, 1, or 2 instructions per cycle
8 (0_1000)
VPU wait
Counts cycles that the VPU had a valid dispatch but invalid operands
9 (0_1001)
Reserved.
10 (0_1010)
Conditional stores
successful
Counts completed store conditionals with reservation intact
11 (0_1011)
sync
instructions
Counts completed
sync
instructions
12 (0_1100)
BIU KILLs
Counts successful (that is, non-ARTRYed) KILL transactions.
13 (0_1101)
Integer operations
Counts completed integer operations. 0, 1, or 2 instructions per cycle.
14 (0_1110)
Speculative
branches fetch
stall
Counts cycles the branch unit cannot process new branches due to having two
unresolved branches.
15 (0_1111)
dL1 touch miss
Counts once for every
dst
x
cache block fetch,
dcbt
, or
dcbtst
L1 data cache miss
that causes a data L1 cache reload
16 (1_0000)
dL1 snoop
intervention cycles
Counts cycles for which the L1 data cache is occupied reading data from the data
cache for a snoop intervention. Two cycles per intervention.
17 (1_0001)
L2 tag snoop write Counts L2 tag writes due to snoop state updates
18 (1_0010)
L2SRAM cycles
used
Counts L2SRAM read cycles, L2SRAM write cycles, and turnaround dead cycles
required between reads and writes. Indicates L2SRAM bandwidth consumed
when compared to the number of L2 clock cycles elapsed.
19 (1_0011)
dL1 castouts
Counts castouts from the L1 data cache to the L2.
20 (1_0100)
dst
cache block
fetch dL1 hits
Counts
dst
x
cache block fetches that hit in the L1 data cache. This event indicates
another load, store, or touch already brought the cache block into the L1 data
cache. This occurs when the
dst
cache block fetch occurs too late to prefetch the
cache block and wasted a cycle of L1 data cache bandwidth.
21 (1_0101)
dst
stream 3
cache block
fetches
Counts
dst
stream 3 cache block fetches
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