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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 121/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 2. Programming Model
2-29
The MPC7400 Processor Register Set
2D3
L2SIZ
L2 sizeShould be set according to the size of the L2 data RAMs used. A 256-Kbyte L2
cache requires a data RAM conTguration of 32 Kbytes x 64 bits; a 512-Kbyte L2 cache
requires a conTguration of 64 Kbytes x 64 bits; a 1-Mbyte L2 cache requires a conTguration of
128 Kbytes x 64 bits.
00 2 Mbytes, 128 bytes (4 sectors) per tag
01 256 Kbytes, 16 bytes per tag
10 512 Kbytes, 32 bytes (1 sector) per tag
11 1 Mbyte, 64 bytes (2 sectors) per tag
4D6
L2CLK
L2 clock ratio (core-to-L2 frequency divider). SpeciTes the clock divider ratio based from the
core clock frequency at which the L2 data RAM interface is to operate. When these bits are
cleared, the L2 clock is stopped and the on-chip DLL for the L2 interface is disabled. For
nonzero values, the processor generates the L2 clock and the on-chip DLL is enabled. After
the L2 clock ratio is chosen, the DLL must stabilize before the L2 interface can be enabled.
(See the MPC7400 hardware speciTcation for further details). The resulting L2 clock
frequency cannot be slower than the clock frequency of the 60x bus interface.
000 L2 clock and DLL disabled
001
1
010
1.5
011
3.5
100
2
101
2.5
110
3
111
4
7D8
L2RAM
L2 RAM typeConTgures the L2 RAM interface for the type of synchronous SRAMs used:
￥ Flow-through (register-buffer) synchronous burst SRAMs that clock addresses in and ow
data out
￥ Pipelined (register-register) synchronous burst SRAMs that clock addresses in and clock
data out
￥ Late-write synchronous SRAMs, for which the MPC7400 requires a pipelined
(register-register) conTguration. Late-write RAMs require write data to be valid on the
cycle after WE is asserted, rather than on the same cycle as the write enable as with
traditional burst RAMs.
For burst RAM selections, the MPC7400 does not burst data into the L2 cache; it generates
an address for each access. Pipelined SRAMs can be used for all L2 clock modes. Note that
ow-through SRAMs can be used only for L2 clock modes divide-by-2 or slower (divide-by-1
and divide-by-1.5 not allowed).
00 Flow-through (register-buffer) synchronous burst SRAM
01 Reserved
10 Pipelined (register-register) synchronous burst SRAM
11 Pipelined (register-register) synchronous late-write SRAM
9
L2DO
L2 data-only. Setting this bit enables data-only operation in the L2 cache. For this operation,
only transactions from the L1 data cache can be cached in the L2 cache. The L2 cache will not
be reloaded for L1 instruction cache misses.
10
L2I
L2 global invalidate. Setting L2I invalidates the L2 cache globally by clearing the L2 bits
including status bits. This bit must not be set while the L2 cache is enabled.
11
L2CTL
L2 RAM control (ZZ enable). Setting L2CTL enables the automatic operation of the L2ZZ
(low-power mode) signal for cache RAMs that support the ZZ function. While L2CTL is
asserted, L2ZZ asserts automatically when the MPC7400 enters nap or sleep mode and
negates automatically when the MPC7400 exits nap or sleep mode. This bit should not be set
when the MPC7400 is in nap mode and snooping is to be performed through the deassertion
of QACK.
Table 2-17. L2CR Field Descriptions (Continued)
Bits
Name
Function
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
| MPC823RG | MPC823e Mobile Computing Microprocessor |
| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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