參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 282/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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4-26
MPC7400 RISC Microprocessor Users Manual
Exception DeTnitions
priority over an external interrupt (see Table 4-3), and it uses a different vector in the
exception table (offset 0x01400).
Table 4-12 lists register settings when a system management interrupt exception is taken.
Like the external interrupt, a system management interrupt is signaled to the MPC7400 by
the assertion of an input signal. The system management interrupt signal (SMI) is expected
to remain asserted until the interrupt is taken.
If SMI is negated early, recognition of the
interrupt request is not guaranteed. After the MPC7400 begins execution of the system
management interrupt handler, the system can safely negate SMI. After the assertion of
SMI is detected, the MPC7400 stops dispatching instructions and waits for all pending
instructions to complete. This allows any instructions in progress that need to take an
exception to do so before the system management interrupt is taken.
When a system management interrupt exception is taken, instruction fetching resumes as
offset 0x01400 from the base address indicated by MSR[IP].
4.6.16 AltiVec Assist Exception (0x01600)
The MPC7400 implements an AltiVec assist exception to handle denormalized numbers in
Java mode. An AltiVec assist exception occurs when no higher priority exception exists and
an instruction causes trap condition as deTned in Section 7.1.3.2, òJava Mode, NaNs,
Denormalized Numbers, and Zeros.ó Note that the MPC7400 handles most denormalized
numbers in Java mode by taking a trap to the AltiVec assist exception, but for some
instructions the MPC7400 can produce the exact result without trapping.
Table 4-12. System Management Interrupt ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no exception conditions were present.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Cleared
Loaded with equivalent MSR bit
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
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