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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 284/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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4-28
MPC7400 RISC Microprocessor Users Manual
Exception DeTnitions
management interrupt exception is taken, instruction fetching resumes as offset 0x01700
from the base address indicated by MSR[IP].
Chapter 10, òPower and Thermal Management,ó gives details about thermal management.
4.6.18 AltiVec Unavailable Exception (0x00F20)
The AltiVec facility includes an additional instruction-caused, precise exception to those
deTned by the PowerPC architecture (OEA) and discussed in Chapter 6, òExceptions,ó in
the PowerPC
Programming Environments Manual
. An AltiVec unavailable exception
occurs when no higher priority exception exists (see Table 4-3), an attempt is made to
execute an AltiVec instruction that accesses the vector register Tle (VRF) and the vector
status and control register (VSCR), and MSR[VEC] = 0.
Note that the data streaming instructions,
dst
,
dstt
,
dstst
,
dststt
,
dss
, and
dssall
, do not
cause an AltiVec unavailable exception; the VRF and VSCR registers are available to the
data streaming instructions even when the MSR[VEC] is cleared. Note also that the
VRSAVE register is not protected by MSR[VEC].
Table 4-15 lists register settings when an AltiVec unavailable exception is taken.
When an AltiVec unavailable exception is taken, instruction execution resumes as offset
0x00F20 from the base address determined by MSR[IP].
Table 4-15. AltiVec Unavailable ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that caused the exception.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Cleared
Loaded with equivalent MSR bit
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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